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參數(shù)資料
| 型號： | HT83R074 |
| 廠商： | Holtek Semiconductor Inc. |
| 英文描述： | Q-Voice |
| 中文描述： | 調(diào)Q語音 |
| 文件頁數(shù)： | 15/38頁 |
| 文件大?。?/td> | 252K |
| 代理商： | HT83R074 |
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HT83R074
Rev. 1.00
15
May 17, 2007
To guarantee that the system oscillator has started and
stabilized, the SST (System Start-up Timer) provides an
extra-delay of 1024 system clock pulses after a system
power up or when awakening from a HALT state.
When a system power up occurs, the SST delay is
added during the reset period. But when the reset co-
mes from the RES pin, the SST delay is disabled. Any
wake-up from HALT will enable the SST delay.
The functional unit chip reset status are shown below.
Program Counter
000H
Interrupt
Disable
Prescaler
Clear
WDT
Clear. After master reset,
WDT begins counting
Timer Counter
Off
Input/Output Ports
Input mode
Stack Pointer
Pointstothetopofthestack
Timer Counter 0/1
The TMR0/TMR1 is internal clock source only, i.e. (TM1, TM0) = (0, 1). There is a 3-bit prescaler (TMRS2, TMRS1,
TMRS0) which defines different division ratio of TMR0/TMR1 s clock source.
Bit No.
Label
Function
0~2
TMRS2,
TMRS1,
TMRS0
Defines the operating clock source (TMRS2, TMRS1, TMRS0)
000: clock source/2
001: clock source/4
010: clock source/8
011: clock source/16
100: clock source/32
101: clock source/64
110: clock source/128
111: clock source/256
3
TE
Defines the TMR0/TMR1 active edge of Timer Counter
4
TON
Enable/disable timer counting (0=disabled; 1=enabled)
5
Unused bit, read as 0
6
7
TM0,
TM1
Defines the operating mode (TM1, TM0)
TMR0C (0EH)/TMR1C (11H) Register
Note:
TMR0C/TMR1C bit 3 always write 0
TMR0C/TMR1C bit 5 always write 0
TMR0C/TMR1C bit 6 always write 1
TMR0C/TMR1C bit 7 always write 0
%
0
:
' (
0
%
% ,
0
%
% .
0
D
# 0 E
%
3
%
% ,
7
* 8 %
8 %
9
Timer Counter 0/1
/
= !
/
(
0
/
%
E
(
%
(
3 3 0 %
Reset Configuration
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PDF描述 |
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