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參數(shù)資料
| 型號： | HMS30C7110 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | 網(wǎng)絡(luò)處理器 |
| 英文描述： | Multipurpose Network Processor |
| 中文描述： | 多功能網(wǎng)絡(luò)處理器 |
| 文件頁數(shù)： | 84/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7110 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
84
Preamble of RX packet should be byte alligned. All packets with any
number of byte alligned preambles can be received as valid packets.
15:8
RW
0
Reserved
7:5
RW
0
Pause Frame Slot Request ( [7] & ([6] | [5]) )
Need more information to describe this field.
4
RW
0
Reserved
3
RW
0
TX_PAUSE Enable
0 = Disable TX Pause frame
1 = Enable TX Pause frame.
2:0
RW
0
Reserved
2.6.2.13.
MII_MODE (offset = 0x30)
MII_MODE register defines various operation modes of Media Independent Interface.
Table 2.35 MII Mode Register Bit Definition
MAC0 Address :
1920_0030
MAC1 Address :
1920_1030
Bits
Access Default Description
31:28
0
Reserved
27:24 RW
0
Additional output delay on TX_EN, TX_ER, and TX_D[3:0].
0x0 = 0ns
0x1 = 1ns
….
0xE = 14ns
0xF = 15ns
23:20 RW
0xF
Inter-Transaction gap
This specifies time gap (in MDC cycles) between two consecutive MII
transactions when SCAN mode. Ignored when any mode other than
scan.
0x0 = Reserved
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HMS30C2000 | [Application Specific Solution Product] |
| HMS30C7210 | ARM Based 32-Bit Microprocessor |
| HMS30C7080 | Mobile Phone Camera Back-End Processor |
| HMS30C7202 | 32-bit ARM7TDMI RISC static CMOS CPU core |
| HMS30C7202N | Highly-intergrated MPU |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HMS30C7202 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:32-bit ARM7TDMI RISC static CMOS CPU core |
| HMS30C7202N | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Highly-intergrated MPU |
| HMS30C7210 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ARM Based 32-Bit Microprocessor |
| HMS3224M3 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
| HMS3224M3-10 | 制造商:HANBIT 制造商全稱:Hanbit Electronics Co.,Ltd 功能描述:SRAM MODULE 768KBit (32K x 24-Bit) |
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