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參數(shù)資料
| 型號： | HM17CM4096 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 128XRGBX162 OUTPUT LCD DRIVER IC with built-in RAM |
| 中文描述： | 128XRGBX162輸出LCD驅(qū)動器內(nèi)置內(nèi)存 |
| 文件頁數(shù)： | 30/67頁 |
| 文件大小： | 1117K |
| 代理商： | HM17CM4096 |
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HM17CM4096
- 30 -
When display RAM is accessed by 16 bit data width, the weight of each data bit is dependent on
the status of SWAP register and REF register, the same method as 8 bit access.
12 bit data are extracted from 16 bit address, and then transmitted to gradation palettes.
At 8 bit – 4096 gradation mode , two 8 bit address map is used at display.
More detail information, please refer to bit assign table.
ACCESS when (REF, SWAP)=(0, 0) or (1, 1)
SEGAi
notice) internal access X address :n
H
~FF
H
(access when REF=”0”)
:FF
H
~n
H
(access when REF=”1”)
ACCESS when (REF, SWAP)=(0, 1) or (1, 0)
SEGAi
notice) internal access X address :n
H
~FF
H
(access when REF=”0”)
:FF
H
~n
H
(access when REF=”1”)
SEGBi
W
Aj
Palette Bj
Palette Aj
SEGCi
Palette Cj
MSB LSB
MSBLSB
MSB
Gradation palette
j=0~15
i=0~127
CPU access data
X address :n
H
Gradation
control circuit.
Display RAM data
LSB
0
1
D
7
1
D
7
1
1
0
D
3
0
D
4
0
D
0
0
1
D
5
1
D
6
0
0
1
1
1
1
0
0
0
0
1
1
0
D
1
D
2
D
4
D
2
D
1
X address :n+1
H
SEGBi
W
Aj
Palette Bj
Palette Cj
SEGCi
Palette Aj
LSB MSB
LSB MSB
LSB
Gradation palette
j=0~15
i=0~127
CPU access data
Gradation
control circuit.
Display RAM data
MSB
0
1
D
7
1
D
7
1
1
0
D
3
0
D
4
0
D
0
0
1
D
5
1
D
6
0
1
0
0
0
0
1
1
1
1
0
0
1
D
1
D
2
D
4
D
2
D
1
X address :n
H
X address :n+1
H
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HM18-40004 | EE Style Common-Mode Chokes |
| HM18 | EE Style Common-Mode Chokes |
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參數(shù)描述 |
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