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參數(shù)資料
| 型號： | FDC37N958FR |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Notebook I/O Controller with Enhanced Keyboard and System Control |
| 中文描述： | 筆記本電腦的I / O控制器，具有增強(qiáng)型鍵盤和系統(tǒng)控制 |
| 文件頁數(shù)： | 231/316頁 |
| 文件大?。?/td> | 999K |
| 代理商： | FDC37N958FR |
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SMSC DS – FDC37N958FR
Page 225
Rev. 09/01/99
BIT 0 ACK
This bit must be set normally to logic “1”. This
causes
the
ACCESS.bus
acknowledge automatically after each byte (this
occurs during the 9th clock pulse). The bit must
be reset (to logic “0”) when the ACCESS.bus
controller is operating in master/receiver mode
and requires no further data to be sent from the
slave transmitter. This causes a negative
acknowledge on the ACCESS.bus, which halts
further transmission from the slave device.
to
send
an
Register S1 Status Section
The read-only section of S1 enables access to
ACCESS.bus status information.
BIT 7 PIN
Pending Interrupt Not. This bit is a status
flag which is used to synchronize serial
communication and is set to logic “0”
whenever the chip requires servicing. The
PIN bit is normally read in polled applications
to determine when an ACCESS.bus byte
transmission/reception is completed.
When acting as transmitter, PIN is set to logic
“1” (inactive) each time S0 is written. In receiver
mode, the PIN bit is automatically set to logic “1”
each time the data register S0 is read.
After transmission or reception of one byte on
the ACCESS.bus (nine clock pulses, including
acknowledge) the PIN bit will be automatically
reset to logic “0” (active) indicating a complete
byte transmission/reception. When the PIN bit is
subsequently set to logic “1” (inactive) all status
bits will be reset to “0” on a BER (bus error)
condition.
In polled applications, the PIN bit is tested to
determine when a serial transmission/reception
has been completed. When the ENI bit (bit 4 of
write-only section of register S1) is also set to
logic “1” the hardware interrupt is enabled. In
this case, the PI flag also triggers and internal
interrupt (active low) via the nINT output each
time PIN is reset to logic “0”.
When acting as a slave transmitter or slave
receiver, while PIN = “0”, the chip will suspend
ACCESS.bus transmission by holding the SCL
line low until the PIN bit is set to logic “1”
(inactive). This prevents further data from being
transmitted or received until the current data
byte in S0 has been read (when acting as slave
receiver) or the next data byte is written to S0
(when acting as slave transmitter).
PIN Bit Summary
!
The PIN bit can be used in polled
applications to test when a serial
transmission has been completed. When
the ENI bit is also set, the PIN flag sets
the internal interrupt via the nINT output.
!
In transmitter mode, after successful
transmission
of
ACCESS.bus
the
automatically reset to logic “0” (active)
indicating a complete byte transmission.
!
In transmitter mode, PIN is set to logic “1”
(inactive) each time register S0 is written.
!
In receiver mode, PIN is set to logic “0”
(inactive) on completion of each received
byte. Subsequently, the SCL line will be
held low until PIN is set to logic “1”.
!
In receiver mode, when register S0 is
read, PIN is set to logic “1” (inactive).
!
In slave receiver mode, an ACCESS.bus
STOP condition will set PIN=0 (active).
!
PIN=0 if a bus error (BER) occurs.
one
PIN
byte
bit
on
will
the
be
BIT 6 Reserved
, Logic 0.
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