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參數(shù)資料
| 型號： | FDC37B72X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O Controller with ACPI Support |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 133/244頁 |
| 文件大?。?/td> | 1037K |
| 代理商： | FDC37B72X |
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133
Port 92 Register
Bit
7:6
5
4
3
2
1
Function
Reserved. Returns 00 when read
Reserved. Returns a 1 when read
Reserved. Returns a 0 when read
Reserved. Returns a 0 when read
Reserved. Returns a 1 when read
ALT_A20 Signal control. Writing a 0 to this bit causes the ALT_A20 signal to be
driven low. Writing a 1 to this bit causes the ALT_A20 signal to be driven high.
Alternate System Reset. This read/write bit provides an alternate system reset
function. This function provides an alternate means to reset the system CPU to
effect a mode switch from Protected Virtual Address Mode to the Real Address
Mode. This provides a faster means of reset than is provided by the Keyboard
controller. This bit is set to a 0 by a system reset. Writing a 1 to this bit will cause
the nALT_RST signal to pulse active (low) for a minimum of 1 μs after a delay of
500 ns. Before another nALT_RST pulse can be generated, this bit must be
written back to a 0.
0
nGATEA20
8042
P21
0
0
1
1
ALT_A20
0
1
0
1
System
nA20M
0
1
1
1
Bit 0 of Port 92, which generates the nALT_RST
signal, is used to reset the CPU under program
control. This signal is AND’ed together
externally with the reset signal (nKBDRST) from
the keyboard controller to provide a software
means of resetting the CPU. This provides a
faster means of reset than is provided by the
keyboard controller. Writing a 1 to bit 0 in the
Port 92 Register causes this signal to pulse low
for a minimum of 6μs, after a delay of a
minimum of 14μs. Before another nALT_RST
pulse can be generated, bit 0 must be set to 0
either by a system reset of a write to Port 92.
Upon reset, this signal is driven inactive high (bit
0 in the Port 92 Register is set to 0).
If Port 92 is enabled, i.e., bit 2 of KRST_GA20 is
set to 1, then a pulse is generated by writing a 1
to bit 0 of the Port 92 Register and this pulse is
AND’ed with the pulse generated from the 8042.
This pulse is output on pin KRESET and its
polarity is controlled by the GPI/O polarity
configuration.
相關PDF資料 |
PDF描述 |
|---|---|
| FDC37B77X | 30 AMP MINIATURE POWER RELAY |
| FDC37B787-NS | Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| FDC37B787QF | Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| FDC37B78X | Enhanced Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR |
| FDC37B80X | PC98/99 Compliant Enhanced Super I/O Controller with Keyboard/Mouse Wake-Up |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| FDC37B72X_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:128 Pin Enhanced Super I/O Controller with ACPI Support |
| FDC37B770 | 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES |
| FDC37B771 | 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES |
| FDC37B772 | 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES |
| FDC37B772QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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