參數(shù)資料
型號： FDC37B72X
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： 128 Pin Enhanced Super I/O Controller with ACPI Support
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： QFP-128
文件頁數(shù)： 131/244頁
文件大?。?/td> 1037K
代理商： FDC37B72X
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131
normal reset sequence is initiated and program
execution starts from program memory location
0.
Hard Power Down Mode
Hard Power Down Mode is entered by executing
a STOP instruction. Disabling the oscillator
driver cell stops the oscillator. When either
RESET is driven active or a data byte is written
to the DBBIN register by a master CPU, this
mode will be exited (as above). However, as the
oscillator cell will require an initialization time,
either RESET must be held active for sufficient
time to allow the oscillator to stabilize. Program
execution will resume as above.
INTERRUPTS
The FDC37B72x provides the two 8042
interrupts, the IBF and the Timer/Counter
Overflow.
MEMORY CONFIGURATIONS
The FDC37B72x provides 2K of on-chip ROM
and 256 bytes of on-chip RAM.
Register Definitions
Host I/F Data Register
The Input Data and Output Data registers are
each 8 bits wide. A write to this 8 bit register will
load the Keyboard Data Read Buffer, set the
OBF flag and set the KIRQ output if enabled. A
read of this register will read the data from the
Keyboard Data or Command Write Buffer and
clear the IBF flag. Refer to the KIRQ and Status
register descriptions for more information.
Host I/F Status Register
The Status register is 8 bits wide. Table 50
shows the contents of the Status register.
TABLE 58 - STATUS REGISTER
D4
UD
D7
UD
D6
UD
D5
UD
D3
C/D
D2
UD
D1
IBF
D0
OBF
Status Register
This register is cleared on a reset. This register
is read-only for the Host and read/write by the
FDC37B72x CPU.
UD
Writable by FDC37B72x CPU. These
bits are user-definable.
C/D
(Command Data)-This bit specifies
whether the input data register contains
data or a command (0 = data, 1 =
command).
During
data/command write operation, this bit
is set to "1" if SA2 = 1 or reset to "0" if
SA2 = 0.
a
host
IBF
(Input Buffer Full)- This flag is set to 1
whenever the host system writes data
into the input data register. Setting this
flag activates the FDC37B72x CPU's
nIBF (MIRQ) interrupt if enabled. When
the FDC37B72x CPU reads the input
data
register
(DBB),
automatically reset and the interrupt is
cleared. There is no output pin
associated with this internal signal.
this
bit
is
OBF
(Output Buffer Full) - This flag is set to
whenever the FDC37B72x CPU write to
the output data register (DBB). When
the host system reads the output data
register, this bit is automatically reset.
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PDF描述
FDC37B77X 30 AMP MINIATURE POWER RELAY
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參數(shù)描述
FDC37B72X_07 制造商:SMSC 制造商全稱:SMSC 功能描述:128 Pin Enhanced Super I/O Controller with ACPI Support
FDC37B770 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES
FDC37B771 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES
FDC37B772 制造商:SMSC 制造商全稱:SMSC 功能描述:ENHANCED SUPER I/O CONTROLLER WITH WAKE UP FEATURES
FDC37B772QFP 制造商:Rochester Electronics LLC 功能描述:- Bulk
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