參數(shù)資料
型號： FDC37B72X
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設及接口
英文描述： 128 Pin Enhanced Super I/O Controller with ACPI Support
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： QFP-128
文件頁數(shù)： 118/244頁
文件大?。?/td> 1037K
代理商： FDC37B72X
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118
The SIRQ data frame will now support IRQ2
from a logical device, previously IRQSER Period
3 was reserved for use by the System
Management Interrupt (nSMI). When using
Period 3 for IRQ2 the user should mask off the
SMI via the SMI Enable Register. Likewise,
when using Period 3 for nSMI the user should
not configure any logical devices as using IRQ2.
IRQSER Period 14 is used to transfer IRQ13.
Logical devices 0 (FDC), 3 (Par Port), 4 (Ser
Port 1), 5 (Ser Port 2), and 7 (KBD) shall have
IRQ13 as a choice for their primary interrupt.
The SMI is enabled onto the SMI frame of the
Serial IRQ via bit 6 of SMI Enable Register 2
and onto the SMI pin via bit 7 of the SMI Enable
Register 2.
Note: When Serial IRQs are used, nIRQ8,
nSCI and nSMI may be output on one of their
respective pin options. See the IRQ MUX
Configuration Register.
Stop Cycle Control
Once all IRQ/Data Frames have completed the
Host Controller will terminate IRQSER activity
by initiating a Stop Frame. Only the Host
Controller can initiate the Stop Frame. A Stop
Frame is indicated when the IRQSER is low for
two or three clocks. If the Stop Frame’s low
time is two clocks then the next IRQSER Cycle’s
sampled mode is the Quiet mode; and any
IRQSER device may initiate a Start Frame in
the second clock or more after the rising edge of
the Stop Frame’s pulse. If the Stop Frame’s low
time is three clocks then the next IRQSER
Cycle’s sampled mode is the Continuos mode;
and only the Host Controller may initiate a Start
Frame in the second clock or more after the
rising edge of the Stop Frame’s pulse.
Latency
Latency for IRQ/Data updates over the IRQSER
bus in bridge-less systems with the minimum
IRQ/Data Frames of seventeen, will range up to
96 clocks (3.84
μ
S with a 25MHz PCI Bus or
2.88uS with a 33MHz PCI Bus). If one or more
PCI to PCI Bridge is added to a system, the
latency
for
IRQ/Data
secondary or tertiary buses will be a few clocks
longer
for
synchronous
approximately double for asynchronous buses.
updates
from
the
buses,
and
EOI/ISR Read Latency
Any serialized IRQ scheme has a potential
implementation issue related to IRQ latency.
IRQ latency could cause an EOI or ISR Read to
precede an IRQ transition that it should have
followed. This could cause a system fault. The
host interrupt controller is responsible for
ensuring that these latency issues are mitigated.
The recommended solution is to delay EOIs and
ISR Reads to the interrupt controller by the
same amount as the IRQSER Cycle latency in
order to ensure that these events do not occur
out of order.
AC/DC Specification Issue
All IRQSER agents must drive / sample
IRQSER synchronously related to the rising
edge of PCI bus clock. IRQSER (SIRQ) pin uses
the electrical specification of PCI bus. Electrical
parameters will follow PCI spec. section 4,
sustained tri-state.
Reset and Initialization
The IRQSER bus uses RESET_DRV as its reset
signal. The IRQSER pin is tri-stated by all
agents while RESET_DRV is active. With reset,
IRQSER Slaves are put into the (continuous)
IDLE mode. The Host Controller is responsible
for starting the initial IRQSER Cycle to collect
system’s IRQ/Data default values. The system
then follows with the Continuous/Quiet mode
protocol
(Stop
Frame
pulse
width)
for
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