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參數(shù)資料
| 型號： | DSP56301VF100 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 2/124頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT FIXED-POINT 252-BGA |
| 產(chǎn)品變化通告： | DSP56301 Discontinuation 12/Nov/2009 |
| 標準包裝： | 60 |
| 系列： | DSP563xx |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 100MHz |
| 非易失內(nèi)存： | ROM（9 kB） |
| 芯片上RAM： | 24kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 252-BGA |
| 供應商設備封裝： | 252-MAPBGA（21x21） |
| 包裝： | 托盤 |
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DSP56301 Technical Data, Rev. 10
1-6
Freescale Semiconductor
Signals/Connections
1.5 External Memory Expansion Port (Port A)
Note:
When the DSP56301 enters a low-power stand-by mode (Stop or Wait), it releases bus mastership and tri-
states the relevant Port A signals: A[0–23], D[0–23], AA0/RAS0–AA3/RAS3, RD, WR, BB, CAS, BCLK, and
BCLK
. If hardware refresh of external DRAM is enabled, Port A exits the Wait mode to allow the refresh to
occur and then returns to the Wait mode.
1.5.1
External Address Bus
1.5.2
External Data Bus
PINIT/NMI
Input
PLL Initial/Non-Maskable Interrupt
During assertion of RESET, the value of PINIT/NMI is written into the PLL
Enable (PEN) bit of the PLL control register, determining whether the PLL is
enabled or disabled. After RESET deassertion and during normal instruction
processing, the PINIT/NMI Schmitt-trigger input is a negative-edge-triggered
Non-Maskable Interrupt (NMI) request internally synchronized to CLKOUT.
PINIT/NMI can tolerate 5 V.
Table 1-6.
External Address Bus Signals
Signal Name
Type
State During
Reset
Signal Description
A[0–23]
Output
Tri-stated
Address Bus
When the DSP is the bus master, A[0–23] specify the address for external
program and data memory accesses. Otherwise, the signals are tri-stated. To
minimize power dissipation, A[0–23] do not change state when external
memory spaces are not being accessed.
Table 1-7.
External Data Bus Signals
Signal Name
Type
State During
Reset
Signal Description
D[0–23]
Input/Output
Tri-stated
Data Bus
When the DSP is the bus master, D[0–23] provide the bidirectional data bus
for external program and data memory accesses. Otherwise, D[0–23] are tri-
stated.
Table 1-5.
Phase Lock Loop Signals (Continued)
Signal Name
Type
State During
Reset
Signal Description
相關PDF資料 |
PDF描述 |
|---|---|
| DSP56303VL100B1 | IC DSP 24BIT 100MHZ 196-BGA |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| DSP56301VF80B1 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSP56301VF80B1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| DSP56301VL100 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
| DSP56301VL80 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
| DSP56302 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:DSP56301 Digital Signal Processor |
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