參數(shù)資料
型號(hào)： DSP56301VF100
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 16/124頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT FIXED-POINT 252-BGA
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標(biāo)準(zhǔn)包裝： 60
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 252-BGA
供應(yīng)商設(shè)備封裝： 252-MAPBGA（21x21）
包裝： 托盤
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DSP56301 Technical Data, Rev. 10
A-6
Freescale Semiconductor
Power Consumption Benchmark
M_DSR EQU $FFFFC9; DSP STATUS REGISTER (DSR)
M_DPAR EQU $FFFFC8; DSP PCI ADDRESS REGISTER (DPAR)
M_DPMC EQU $FFFFC7; DSP PCI MASTER CONTROL REGISTER (DPMC)
M_DPCR EQU $FFFFC6; DSP PCI CONTROL REGISTER (DPCR)
M_DCTR EQU $FFFFC5 ; DSP CONTROL REGISTER (DCTR)
;
Host Control Register Bit Flags
M_HCIE EQU 0
; Host Command Interrupt Enable
M_STIE EQU 1
; Slave Transmit Interrupt Enable
M_SRIE EQU 2
; Slave Receive Interrupt Enable
M_HF35 EQU $38 ; Host Flags 5-3 Mask
M_HF3 EQU 3
; Host Flag 3
M_HF4 EQU 4
; Host Flag 4
M_HF5 EQU 5
; Host Flag 5
M_HINT EQU 6
; Host Interrupt A
M_HDSM EQU 13
; Host Data Strobe Mode
M_HRWP EQU 14
; Host RD/WR Polarity
M_HTAP EQU 15
; Host Transfer Acknowledge Polarity
M_HDRP EQU 16
; Host Dma Request Polarity
M_HRSP EQU 17
; Host Reset Polarity
M_HIRP EQU 18
; Host Interrupt
Request Polarity
M_HIRC EQU 19
; Host Interupt Request Control
M_HM0 EQU 20
; Host Interface Mode
M_HM1 EQU 21
; Host Interface Mode
M_HM2 EQU 22
; Host Interface Mode
M_HM EQU $700000 ; Host Interface Mode Mask
;
Host PCI Control Register Bit Flags
M_PMTIE EQU 1
; PCI Master Transmit Interrupt Enable
M_PMRIE EQU 2
; PCI Master Receive Interrupt Enable
M_PMAIE EQU 4
; PCI Master Address Interrupt Enable
M_PPEIE EQU 5
; PCI Parity Error Interrupt Enable
M_PTAIE EQU 7
; PCI Transaction Abort Interrupt Enable
M_PTTIE EQU 9
; PCI Transaction Termination Interrupt Enable
M_PTCIE EQU 12
; PCI Transfer Complete Interrupt Enable
M_CLRT EQU 14
; Clear Transmitter
M_MTT EQU 15
; Master Transfer Terminate
M_SERF EQU 16
; HSERR~ Force
M_MACE EQU 18
; Master Access Counter Enable
M_MWSD EQU 19
; Master Wait States Disable
M_RBLE EQU 20
; Receive Buffer Lock Enable
M_IAE EQU 21
; Insert Address Enable
;
Host PCI Master Control Register Bit Flags
M_ARH EQU $00ffff; DSP PCI Transaction Address (High)
M_BL EQU $3f0000; PCI Data Burst Length
M_FC EQU $c00000; Data Transfer Format Control
;
Host PCI Address Register Bit Flags
M_ARL EQU $00ffff; DSP PCI Transaction Address (Low)
M_C EQU $0f0000; PCI Bus Command
M_BE EQU $f00000; PCI Byte Enables
;
DSP Status Register Bit Flags
M_HCP EQU 0
; Host Command pending
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PDF描述
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