6-3 Timing Characteristics All specifications assume TA = 0°C to +70°C, V" />
參數(shù)資料
型號： BBT3420-SN
廠商： Intersil
文件頁數(shù)： 25/38頁
文件大?。?/td> 0K
描述： TXRX QUAD MULTI-RATE 289-EBGA
標(biāo)準(zhǔn)包裝： 84
類型： 收發(fā)器
驅(qū)動器/接收器數(shù)： 4/4
規(guī)程： XAUI，XGMII，MDC/MDIO
電源電壓： 1.7 V ~ 1.9 V
安裝類型： 表面貼裝
封裝/外殼： 289-BGA
供應(yīng)商設(shè)備封裝： 289-BGA（19x19）
包裝： 托盤
31
6-3 Timing Characteristics
All specifications assume TA = 0°C to +70°C, VDD = VDDA = 1.8 ± 0.1V, VDDQ = 2.5 ± 0.2V, unless otherwise specified.
TABLE 6-8. TRANSMIT PARALLEL INTERFACE TIMING (see Figure 6-1 & Figure 6-2)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TSU
Setup Time
0.4
ns
THOLD
Hold Time
0.4
ns
TTLAT (codec)
Transmitter latency with encoder enabled
65
70
UI
TTLAT (raw)
Transmitter latency with encoder disabled
55
65
UI
TABLE 6-9. RECEIVE PARALLEL INTERFACE TIMING (see Figure 6-3 through Figure 6-6)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
RTSYNC
Bit Sync Time
2500
Bits
TDVCC
Time data valid before the rising edge or falling edge
of the alignment clock
0.96
ns
TCCDV
Time data valid after the rising or falling edge of the
alignment clock
0.96
ns
RTLAT (codec)
Receiver latency with encoder enabled
55
125
195
UI
RTLAT (raw)
Receiver latency with encoder disabled
45
115
185
Bits
RTSKEWIN
Input skew between channels in trunking mode1
±3
Bytes
NOTE:
1. RTSKEWIN is defined as input skew to BBT3420 high speed input receiver.
TABLE 6-10. REFERENCE CLOCK REQUIREMENTS
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
1/TREFCLK
Ref clock frequency range (Note 1)
124.4
159.375
MHz
TJREF
Ref clock frequency offset
-100
100
ppm
Refduty
Ref clock duty cycle
45
50
55
%
NOTE:
1. System requirements are normally much more restrictive, typically ±100ppm. This specification refers to the range over which the BBT3420 will
operate.
TABLE 6-11. TRANSMIT SERIAL DIFFERENTIAL OUTPUT TIMING (see Figure 6-12)
SYMBOL
PARAMETER
MIN
TYP
MAX
TODR
Rise time (20%-80%)
100
130
TODF
Fall time (20%-80%)
100
130
TOCCDS
Channel to Channel Differential Skew (Note 1)
15
TXJIT
Random Jitter (RMS, 1100 pattern) (Note 2)
2.488Gbps
2
4
3.125Gbps
2.5
4
3.1875Gbps
2.5
4
Total Jitter (RMS, encoded BIST pattern)
2.488Gbps
8
3.125Gbps (Note 3)
6
8
3.1875Gbps
8
NOTES:
1. Parameter is guaranteed by design.
2. Strictly the 1010 pattern causes a small additional non-random jitter, so that the true random jitter is slightly less than that shown.
3. Max jitter for CJPAT pattern is around 10ps.
BBT3420
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