參數資料
| 型號： | BBT3420-SN |
| 廠商： | Intersil |
| 文件頁數： | 10/38頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX QUAD MULTI-RATE 289-EBGA |
| 標準包裝： | 84 |
| 類型： | 收發(fā)器 |
| 驅動器/接收器數： | 4/4 |
| 規(guī)程： | XAUI，XGMII，MDC/MDIO |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 289-BGA |
| 供應商設備封裝： | 289-BGA（19x19） |
| 包裝： | 托盤 |
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18
TABLE 3-25. ERROR FLAGS
MII REGISTER 26 & 49158, ADDRESSES = 1A’h & C006’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15
CNTM_ERR
1 = error, 0 = no error
0’b
RO
Error flag of receiver buffer (deskew misalignment)
14
CNTS_ERR
1 = error, 0 = no error
0’b
RO
Error flag of receiver buffer (offset sum error)
13:8
Reserved
7
BIST_ERR_D
1 = error
0 = no error
0’b
RO
Error flags for BIST system.
6
BIST_ERR_C
0’b
RO
5
BIST_ERR_B
0’b
RO
4
BIST_ERR_A
0’b
RO
3:0
Reserved
TABLE 3-26. XGMII-SIDE IDLE CODE
MII REGISTER 27 & 49155, ADDRESSES = 1B’h & C003’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:8
Reserved
7:0
XG_IDLE
07’h
R/W
IDLE pattern on XGMII data buses for translation to/from
XAUI IDLEs
TABLE 3-27. EQUALIZATION AND PRE-EMPHASIS CONTROL
MII REGISTER 28 & 49157, ADDRESSES = 1C’h & C005’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:14
PRE_EMP
0’h = no pre-emp
1’h = 0.18 pre-emp
2’h = 0.38 pre-emp
3’h = 0.75 pre-emp
0’h
R/W
Configure the level of pre-emphasis (nominal levels
indicated)
13:4
Reserved
3:0
EQ_COEFF
0’h = no hf boost in equalizer.
F’h = boost is maximum
0’h
R/W
Configuration of the equalizer
TABLE 3-28. MISCELLANEOUS CONTROL REGISTER 3 (CLAUSE 22)
MII REgister 29, ADDRESS = 1D’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15
Reserved
14
XAUI_EN
1 = enable
0 = disable
0’b
R/W
Enables all XAUI features per 802.3ae-2002. It is equivalent to
setting the following configuration bits (but does not change
the actual value of the corresponding MDIO registers’ bits):
TRANS_EN (reg 10’h bit3)
AKR_EN (reg1D’h bit2)
A_ALIGN _DIS: 0’b (reg19’h bit1)
PCS_SYNC_EN (reg1D’h bit10)
DSKW_SM_EN (reg1D’h bit13)
ERROR Code = 1FE’h (reg 16’h)
13
DSKW_SM_EN
0=disable
1=enable
0’b
R/W
Enable De-skew state machine control (Note 1). Forced
enabled by XAUI_EN. May not operate correctly unless the
PCS_SYNC_EN bit is also set.
12:11
Reserved
00’b
Always write to 00’b
10
PCS_SYNC_EN
0=disable
1=enable
0’b
R/W
Enable 8b/10b PCS coding synchronized state machine
(Note 1) to control the byte alignment (IEEE code-group
alignment’) of the high speed deserializer
BBT3420
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