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參數(shù)資料
| 型號： | AK4671EG |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 元件分類： | Codec |
| 英文描述： | Stereo CODEC with MIC/RCV/HP-AMP |
| 中文描述： | 立體聲編解碼器麥克風(fēng)/垃圾車/惠普腺苷 |
| 文件頁數(shù)： | 149/164頁 |
| 文件大?。?/td> | 1792K |
| 代理商： | AK4671EG |
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[AK4671]
MS0666-E-00
2007/10
- 149 -
3.
PLL Slave Mode (LRCK or BICK pin)
PMPLL bit
(Addr:02H, D0)
Internal Clock
(1)
Power Supply
PDN pin
PMVCM bit
(Addr:00H, D0)
(2)
(3)
LRCK pin
BICK pin
(4)
(5)
Input
4fs of
“H”
Example:
Audio I/F Format : MSB justified (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
(3) Addr:00H, Data:01H
(2) Addr:03H, Data:02H
Addr:01H, Data:83H
(4) Addr:02H, Data:01H
Figure 111. Clock Set Up Sequence (3)
<Example>
(1)
After Power Up, PDN pin = “L”
“H”. “L” time of 150ns or more is needed to reset the AK4671.
The AK4671 should be operated as the recommended power-up/down sequence shown in “System Design
(Grounding and Power Supply Decoupling)” to avoid pop noise at the receiver output, headphone output and
lineout output.
(2)
DIF1-0, FS3-2 and PLL3-0 bits should be set during this period.
(3)
Power Up VCOM: PMVCM bit = “0”
“1”
VCOM should first be powered up before the other block operates.
(4)
PLL starts after the PMPLL bit changes from “0” to “1” and PLL reference clock (LRCK or BICK pin) is
supplied. PLL lock time is 160ms(max.) when LRCK is a PLL reference clock. And PLL lock time is
2ms(max.) when BICK is a PLL reference clock.
(5)
Normal operation stats after that the PLL is locked.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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