參數(shù)資料
型號(hào)： AK4648EC
廠商： Asahi Kasei Microsystems Co.,Ltd
元件分類： Codec
英文描述： Stereo CODEC with MIC/HP/SPK-AMP
中文描述： 立體聲編解碼器麥克風(fēng)/惠普/胰腎聯(lián)合移植腺苷
文件頁(yè)數(shù)： 104/119頁(yè)
文件大小： 1272K
代理商： AK4648EC
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[AK4648]
MS0625-E-01
2007/06
- 104 -
2.
PLL Slave Mode (LRCK or BICK pin)
PMPLL bit
(Addr:01H, D0)
Internal Clock
(1)
Power Supply
PDN pin
PMVCM bit
(Addr:00H, D6)
(2)
(3)
LRCK pin
BICK pin
(4)
(5)
Input
4fs of
“H”
Example:
Audio I/F Format: MSB justified (ADC & DAC)
PLL Reference clock: BICK
BICK frequency: 64fs
Sampling Frequency: 44.1kHz
(3) Addr:00H, Data:40H
(2) Addr:04H, Data:32H
Addr:05H, Data:27H
(4) Addr:01H, Data:01H
Figure 72. Clock Set Up Sequence (2)
<Example>
(1)
After Power Up, PDN pin = “L”
“H”. “L” time of 150ns or more is needed to reset the AK4648.
The AK4648 should be operated as the recommended power-up/down sequence shown in “System Design
(Grounding and Power Supply Decoupling)” to avoid the pop noise at the speaker output, lineout output, and
headphone output.
(2)
DIF1-0, FS3-0 and PLL3-0 bits should be set during this period.
(3)
Power Up VCOM: PMVCM bit = “0”
“1”
VCOM should first be powered up before the other block operates.
(4)
PLL starts after the PMPLL bit changes from “0” to “1” and PLL reference clock (LRCK or BICK pin) is
supplied. PLL lock time is 160ms(max.) when LRCK is a PLL reference clock. And PLL lock time is
2ms(max.) when BICK is a PLL reference clock.
(5)
Normal operation stats after that the PLL is locked.
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