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參數(shù)資料
| 型號： | ADSP-21371BSWZ-2B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 28/48頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI |
| 時鐘速率： | 266MHz |
| 非易失內(nèi)存： | ROM（512 kB） |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 208-LQFP-EP（28x28） |
| 包裝： | 托盤 |
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ADSP-21371
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
Table 32. PDAP is the parallel mode operation of Channel 0 of
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-21368 SHARC Processor Hardware
Table 32. Parallel Data Acquisition Port (PDAP)
Reference. Note that the most significant 16 bits of external
PDAP data can be provided through the DATA31–16 pins. The
remaining four bits can only be sourced through DAI_P4–1.
The timing below is valid at the DATA31–16 pins.
Parameter
Min
Max
Unit
Timing Requirements
tSPCLKEN
1
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
tHPCLKEN
1
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
tPDSD
1
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge
tPDHD
1
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge
tPDCLKW
Clock Width
tPDCLK
Clock Period
Switching Characteristics
tPDHLDD
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
tPDSTRB
PDAP Strobe Pulse Width
2.5
3.85
2.5
7
24
2 × tPCLK + 3
2 × tPCLK – 1
ns
1 Source pins of DATA are DATA31–12 or DAI pins. Source pins for SCLK and FS are: 1) DAI pins, 2) CLKIN through PCG, or 3) DAI pins through PCG.
DAI_P20
-1
(PDAP_CLK)
DAI_P20
-1
(PDAP_CLKEN)
DATA
DAI_P20
-1
(PDAP_STROBE)
SAMPLE EDGE
tPDSD
tPDHD
tSPCLKEN
tHPCLKEN
tPDCLKW
tPDSTRB
tPDHLDD
tPDCLK
Figure 22. PDAP Timing
Rev. 0
|
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June 2007
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| ADSP-21371KSWZ-2B2 | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor optimized for high performance audio processing |
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