Memory Write—Bus Master Use these specifications for asynchronous int" />
參數(shù)資料
型號(hào)： ADSP-21371BSWZ-2B
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 21/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 266MHZ 208-LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： DAI，DPI
時(shí)鐘速率： 266MHz
非易失內(nèi)存： ROM（512 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-LQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 208-LQFP-EP（28x28）
包裝： 托盤(pán)
ADSP-21371
Memory Write—Bus Master
Use these specifications for asynchronous interfacing to memo
ries. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 26. Memory Write—Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tDAAK
ACK Delay from Address, Selects1, 2
tDSAK
ACK Delay from WR Low 1, 3
Switching Characteristics
tDAWH
Address, Selects to WR Deasserted2
tDAWL
Address, Selects to WR Low2
tWW
WR Pulse Width
tDDWH
Data Setup Before WR High
tDWHA
Address Hold After WR Deasserted
tDWHD
Data Hold After WR Deasserted
tDATRWH
Data Disable After WR Deasserted4
tWWR
WR High to WR, RD Low
tDDWR
Data Disable Before RD Low
tWDE
WR Low to Data Enabled
tSDCLK –3.6+ W
tSDCLK –2.7
W – 1.3
tSDCLK –3.0+ W
H + 0.15
H + 0.02
tSDCLK –1.37+ H
tSDCLK –1.5+ H
2tSDCLK – 5.1
tSDCLK – 4.1
tSDCLK – 10.1 + W
W – 7.1
tSDCLK +4.9+ H
ns
W = (number of wait states specified in AMICTLx register) × tSSDCLK
H = (number of hold cycles specified in AMICTLx register) x tSDCLK
1 ACK delay/setup: System must meet tDAAK, or tDSAK, for deassertion of ACK (low). For asynchronous assertion of ACK (high) user must meet tDAAK or tDSAK.
2 The falling edge of MSx is referenced.
3 Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only applies to asynchronous access mode.
4 See Test Conditions on Page 44 for calculation of hold times given capacitive and dc loads.
ADDRESS
MSx
WR
DATA
ACK
RD
tDAWL
tWW
tDAAK
tWWR
tWDE
tDDWR
tDWHA
tDAWH
tDSAK
tDDWH
tDWHD
tDATRWH
Figure 18. Memory Write
—Bus Master
Rev. 0
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Page 28 of 48
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June 2007
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PDF描述
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