參數(shù)資料
型號(hào)： ADSP-21262SKSTZ200
廠商： ANALOG DEVICES INC
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： SHARC Processor
中文描述： 16-BIT, 66.67 MHz, OTHER DSP, PQFP144
封裝： LEAD FREE, MS-026BFB, LQFP-144
文件頁(yè)數(shù)： 34/44頁(yè)
文件大?。?/td> 1295K
代理商： ADSP-21262SKSTZ200
Rev. A
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May 2004
ADSP-21262
SPI Interface—Master
Table 29. SPI Interface Protocol — Master Switching and Timing Specifications
Parameter
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM
t
HDSM
t
SPITDM
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3-0 OUT (SPI device select) Low to First SPICLK Edge
Last SPICLK Edge to FLAG3-0 OUT High
Sequential Transfer Delay
8 × t
CCLK
4 × t
CCLK
– 2
4 × t
CCLK
– 2
ns
ns
ns
ns
ns
ns
ns
ns
3
10
4 × t
CCLK
– 2
4 × t
CCLK
– 1
4 × t
CCLK
– 1
Timing Requirements
t
SSPIDM
t
HSPIDM
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
5
2
ns
ns
Figure 25. SPI Master Timing
LSB
VALID
MSB
VALID
t
SSPIDM
t
HSPIDM
t
HDSPIDM
LSB
MSB
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLAG3-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
t
SPICHM
t
SPICLM
t
SPICLM
t
SPICLKM
t
SPICHM
t
HDSM
t
SPITDM
t
HDSPIDM
LSB
VALID
LSB
MSB
MSB
VALID
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
t
SSPIDM
CPHASE = 1
CPHASE = 0
t
SDSCIM
t
SSPIDM
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PDF描述
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