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參數(shù)資料
| 型號： | ADSP-21262SKSTZ200 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 66.67 MHz, OTHER DSP, PQFP144 |
| 封裝： | LEAD FREE, MS-026BFB, LQFP-144 |
| 文件頁數(shù)： | 27/44頁 |
| 文件大小： | 1295K |
| 代理商： | ADSP-21262SKSTZ200 |
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ADSP-21262
Rev. A
|
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May 2004
Memory Write—Parallel Port
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) when the
ADSP-21262 is accessing external memory space.
Table 21. 8-Bit Memory Write Cycle
Parameter
Switching Characteristics
t
ALEW
t
ALERW
t
ADAS
t
ADAH
t
WW
t
ADWL
t
ADWH
t
ALEHZ
t
DWS
t
DWH
t
DAWH
D = (Data Cycle Duration) × t
CCLK
H = t
CCLK
(if a hold cycle is specified, else H = 0)
Min
Max
Unit
ALE Pulse Width
ALE Deasserted to Read/Write Asserted
Address/Data [15:0] Setup Before ALE Deasserted
1
Address/Data [15:0] Hold After ALE Deasserted
1
WR Pulse Width
Address/Data [15:8] to WR Low
Address/Data [15:8] Hold After WR High
ALE Deasserted
1
to Address/Data[15:0] In High Z
Address/Data [7:0] Setup Before WR High
Address/Data [7:0] Hold After WR High
Address/Data to WR High
2 × t
CCLK
– 2
1 × t
CCLK
– 0.5
2.5 × t
CCLK
– 2.0
0.5 × t
CCLK
– 0.8
D – 2
0.5 × t
CCLK
– 1.5
0.5 × t
CCLK
– 1 + H
0.5 × t
CCLK
– 0.8
D
0.5 × t
CCLK
– 1.5 + H
D
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.5t
CCLK
+ 2.0
1
On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 19. Write Cycle for 8-Bit Memory Timing
AD[15:8
]
VALID ADDRESS
VALID ADDRESS
t
ADAS
AD[7:0]
t
ALEW
ALE
RD
t
WW
WR
t
ADAH
t
ADWH
t
ADWL
t
ALEHZ
VALID DATA
t
DWS
t
DWH
VALID ADDRESS
t
DAWH
t
ALERW
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADSP-21262 | SHARC Processor |
| ADSP-21262SKBC-200 | SHARC Processor |
| ADSP-21262SKBCZ200 | SHARC Processor |
| ADSP-21266 | SHARC Embedded Processor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-21266KSTZ-2C | 制造商:Analog Devices 功能描述:- Trays |
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