參數(shù)資料
型號(hào)： ADSP-21261SKSTZ150
廠商： Analog Devices Inc
文件頁數(shù)： 6/44頁
文件大?。?/td> 0K
描述： IC DSP 32BIT 150MHZ 144LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 60
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
Rev. 0
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March 2006
ADSP-21261
ADDRESS DATA PINS AS FLAGS
To use these pins as flags (FLAG15–0) set (=1) Bit 20 of the
SYSCTL register and disable the parallel port.
BOOT MODES
CORE INSTRUCTION RATE TO CLKIN RATIO MODES
ADDRESS DATA MODES
Table 6 shows the functionality of the AD pins for 8-bit and
16-bit transfers to the parallel port. For 8-bit data transfers, ALE
latches address bits A23–A8 when asserted, followed by address
bits A7–A0 and data bits D7–D0 when deasserted. For 16-bit
data transfers, ALE latches address bits A15–A0 when asserted,
followed by data bits D15–D0 when deasserted.
Table 3. AD15–0 to FLAG Pin Mapping
AD Pin
Flag Pin
AD0
FLAG8
AD1
FLAG9
AD2
FLAG10
AD3
FLAG11
AD4
FLAG12
AD5
FLAG13
AD6
FLAG14
AD7
FLAG15
AD8
FLAG0
AD9
FLAG1
AD10
FLAG2
AD11
FLAG3
AD12
FLAG4
AD13
FLAG5
AD14
FLAG6
AD15
FLAG7
Table 4. Boot Mode Selection
BOOTCFG1–0
Booting Mode
00
SPI Slave Boot
01
SPI Master Boot
10
Parallel Port Boot via EPROM
11
Internal Boot Mode (ROM code only)
Table 5. Core Instruction Rate/CLKIN Ratio Selection
CLKCFG1–0
Core to CLKIN Ratio
00
3:1
01
16:1
10
8:1
11
Reserved
Table 6. Address/Data Mode Selection
EP Data
Mode
ALE
AD7–0
Function
AD15–8
Function
8-bit
Asserted
A15–8
A23–16
8-bit
Deasserted
D7–0
A7–0
16-bit
Asserted
A7–0
A15–8
16-bit
Deasserted
D7–0
D15–8
相關(guān)PDF資料
PDF描述
ADSP-BF531SBBCZ4RL IC DSP CTLR 16BIT 400MHZ 160-CSP
MAX6504UKP005+T IC TEMP SWITCH SOT23-5
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TPSB476K006H0500 CAP TANT 47UF 6.3V 10% 1210
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