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參數(shù)資料
型號(hào)： ADSP-21261SKSTZ150
廠商： Analog Devices Inc
文件頁數(shù)： 29/44頁
文件大?。?/td> 0K
描述： IC DSP 32BIT 150MHZ 144LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 60
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
ADSP-21261
Rev. 0
|
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|
March 2006
Table 30. SPI Protocol—Slave
Parameter
Min
Max
Unit
Timing Requirements
tSPICLKS
Serial Clock Cycle
4 × tCCLK
ns
tSPICHS
Serial Clock High Period
2 × tCCLK – 2
ns
tSPICLS
Serial Clock Low Period
2 × tCCLK – 2
ns
tSDSCO
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
2 × tCCLK + 1
ns
tHDS
Last SPICLK Edge to SPIDS Not Asserted CPHASE = 0
2 × tCCLK
ns
tSSPIDS
Data Input Valid to SPICLK Edge (Data Input Setup Time)
2
ns
tHSPIDS
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
tSDPPW
SPIDS Deassertion Pulse Width (CPHASE = 0)
2 × tCCLK
ns
Switching Characteristics
tDSOE
SPIDS Assertion to Data Out Active
0
5
ns
tDSDHI
SPIDS Deassertion to Data High Impedance
0
5
ns
tDDSPIDS
SPICLK Edge to Data Out Valid (Data Out Delay Time)
7.5
ns
tHDSPIDS
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
2 × tCCLK – 2
ns
tDSOV
SPIDS Assertion to Data Out Valid (CPHASE = 0)
5 × tCCLK + 2
ns
Figure 26. SPI Protocol—Slave
tHSPIDS
tDDSPIDS
tDSDHI
LSB
MSB
MSB VALID
tDSOE
tDDSPIDS
tHDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPIDS
SPIDS
(INPUT)
SPICLK
(CP = 0)
(INPUT)
SPICLK
(CP = 1)
(INPUT)
tSDSCO
tSPIC HS
tSPICLS
tSPICLKS
tHDS
tSPICHS
tSSPIDS
tHSPIDS
tDSDHI
LSB VALID
MSB
MSB VALID
tDSO E
tDDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPIDS
LSB VALID
LSB
CPHASE = 1
CPHASE = 0
tSDPPW
tDSOV
tHDSPIDS
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PDF描述
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