參數(shù)資料
型號(hào)： ADSP-21261SKSTZ150
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 24/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 150MHZ 144LQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 60
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，SPI
時(shí)鐘速率： 150MHz
非易失內(nèi)存： ROM（384 kB）
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤(pán)
Rev. 0
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March 2006
ADSP-21261
Table 25. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
tDDTEN
Data Enable from External Transmit SCLK
1
2ns
tDDTTE
Data Disable from External Transmit SCLK1
7ns
tDDTIN
Data Enable from Internal Transmit SCLK1
–1
ns
1 Referenced to drive edge.
Table 26. Serial Ports—External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
tDDTLFSE
Data Delay from Late External Transmit FS or External Receive FS
with MCE = 1, MFD = 0
1
7ns
tDDTENFS
Data Enable for MCE = 1, MFD = 0
1
0.5
ns
1 The tDDTLFSE and tDDTENFS parameters apply to left-justified sample pair mode as well as DSP serial mode, and MCE = 1, MFD = 0.
Figure 21. External Late Frame Sync1
1 This figure reflects changes made to support left-justified sample pair mode.
DRIVE
SAMPLE
DRIVE
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL A/B)
DRIVE
SAMPLE
DRIVE
LATE EXTERNAL TRANSMIT FS
EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0
1ST BIT
2ND BIT
DAI_P20–1
(SCLK)
DAI_P20–1
(FS)
1ST BIT
2ND BIT
tHFSE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
tSFSE/I
tDDTE/I
tDDTENFS
tDDTLFSE
tHDTE/I
DAI_P20–1
(DATA CHANNEL A/B)
NOTE: SERIAL PORT SIGNALS (SCLK, FS, DATA CHANNEL A/B) ARE ROUTED TO THE DAI_P[20:1] PINS
USING THE SRU. THE TIMING SPECIFICATIONS PROVIDED HERE ARE VALID AT THE DAI_P[20:1] PINS.
tHFSE/I
相關(guān)PDF資料
PDF描述
ADSP-BF531SBBCZ4RL IC DSP CTLR 16BIT 400MHZ 160-CSP
MAX6504UKP005+T IC TEMP SWITCH SOT23-5
TPSB476K010A0250 CAP TANT 47UF 10V 10% 1210
TPSB476K006H0500 CAP TANT 47UF 6.3V 10% 1210
VI-B63-EU-B1 CONVERTER MOD DC/DC 24V 200W
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