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參數(shù)資料
| 型號： | ADSP-21261SKSTZ150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 18/44頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 144LQFP |
| 產(chǎn)品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 60 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，SPI |
| 時鐘速率： | 150MHz |
| 非易失內(nèi)存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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ADSP-21261
Rev. 0
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March 2006
Memory Read—Parallel Port
Figure 18 are for asynchronous interfacing to memories (and
memory-mapped peripherals) when the ADSP-21261 is access-
ing external memory space.
Table 19. 8-Bit Memory Read Cycle
Parameter
Min
Max
Unit
Timing Requirements
tDRS
Address/Data7–0 Setup Before RD High
3.3
ns
tDRH
Address/Data7–0 Hold After RD High
0
ns
tDAD
Address 15–8 to Data Valid
D + 0.5 × tCCLK – 3.5
ns
Switching Characteristics
tALEW
ALE Pulse Width
2 × tCCLK – 2
ns
tALERW
ALE Deasserted to Read/Write Asserted
1 × tCCLK – 0.5
ns
tADAS
Address/Data15–0 Setup Before ALE Deasserted1
2.5 × tCCLK – 2.0
ns
tADAH
Address/Data15–0 Hold After ALE Deasserted
1
0.5 × tCCLK – 0.8
ns
tALEHZ
ALE Deasserted
1 to Address/Data7–0 in High Z
0.5 × tCCLK – 0.8
0.5 × tCCLK + 2.0
ns
tRW
RD Pulse Width
D – 2
ns
tADRH
Address/Data15–8 Hold After RD High
0.5 × tCCLK – 1 + H
ns
D = (data cycle duration) × t
CCLK
H = t
CCLK (if a hold cycle is specified, else H = 0)
1 On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 17. 8-Bit Memory Read Cycle
VALID DATA
AD15–8
VALID ADDRESS
t
ADAS
VALID ADDRESS
AD7–0
t
ALEW
ALE
RD
tRW
WR
t
ADAH
t
ADRH
t
ALEHZ
t
DRS
t
DRH
t
DAD
t
ALERW
相關PDF資料 |
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參數(shù)描述 |
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