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參數(shù)資料
| 型號(hào)： | ADSP-21261SKSTZ150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 10/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 150MHZ 144LQFP |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，SPI |
| 時(shí)鐘速率： | 150MHz |
| 非易失內(nèi)存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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Rev. 0
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March 2006
ADSP-21261
Power-Up Sequencing
The timing requirements for DSP startup are given in Table 9
and Figure 6.
Table 9. Power-Up Sequencing (DSP Startup)
Parameter
Min
Max
Unit
Timing Requirements
tRSTVDD
RESET Low Before VDDINT/VDDEXT On
0
ns
tIVDDEVDD
VDDINT On Before VDDEXT
–50
+200
ms
tCLKVDD
CLKIN Valid After VDDINT/VDDEXT Valid
1
0200
ms
tCLKRST
CLKIN Valid Before RESET Deasserted
102
μs
tPLLRST
PLL Control Setup Before RESET Deasserted
203
μs
Switching Characteristic
tCORERST
DSP Core Reset Deasserted After RESET Deasserted
4096tCK
4, 5
1 Valid VDDINT/VDDEXT assumes that the supplies are fully ramped to their 1.2 and 3.3 volt rails. Voltage ramp rates can vary from microseconds to hundreds of milliseconds
depending on the design of the power supply subsystem.
2 Assumes a stable CLKIN signal, after meeting worst-case startup timing of crystal oscillators. Refer to the crystal oscillator manufacturer’s data sheet for startup time. Assume
a 25 ms maximum oscillator startup time if using the XTAL pin and internal oscillator circuit in conjunction with an external crystal.
3 Based on CLKIN cycles.
4 Applies after the power-up sequence is complete. Subsequent resets require a minimum of four CLKIN cycles for RESET to be held low in order to properly initialize and
propagate default states at all I/O pins.
5 The 4096 cycle count depends on tSRST specification in Table 11. If setup time is not met, one additional CLKIN cycle may be added to the core reset time, resulting in 4097
cycles maximum.
Figure 6. Power-Up Sequencing
CLKIN
RESET
tRSTVDD
RSTOUT
VDDEXT
VDDINT
tPLLRST
tCLKRST
tCLKVDD
t
IVDDEVDD
CLKCFG1–0
tCORERST
MULTIPLEXED WITH CLKOUT
*
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