- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄10753 > AD9920ABBCZ (Analog Devices Inc)IC PROCESSOR CCD 12BIT 105CSPBGA PDF資料下載
參數(shù)資料
| 型號： | AD9920ABBCZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 109/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR CCD 12BIT 105CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 位數(shù)： | 12 |
| 電壓 - 電源，模擬： | 1.6 V ~ 2 V |
| 電壓 - 電源，數(shù)字： | 1.6 V ~ 2 V |
| 封裝/外殼： | 105-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 105-CSPBGA（8x8） |
| 包裝： | 管件 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁當(dāng)前第109頁第110頁第111頁第112頁
AD9920A
Rev. B | Page 96 of 112
COMPLETE REGISTER LISTING
When an address contains fewer than 28 data bits, all remaining bits must be written as 0s.
Table 52. AFE Registers
Address
Data
Bits
Default
Value
Default
Update
Type
Name
Description
0x00
[1:0]
0x03
SCK
STANDBY
Standby modes.
0 = normal operation (full power).
1 = Standby1 mode.
2 = Standby2 mode.
3 = Standby3 mode (lowest power).
[2]
0x01
CLPENABLE
0 = disable OB clamp.
1 = enable OB clamp.
[3]
0
CLPSPEED
0 = select normal OB clamp settling.
1 = select fast OB clamp settling.
[4]
0
FASTUPDATE
0 = ignore CDS gain.
1 = very fast clamping when CDS gain is updated.
[5]
0
PBLK_LVL
0 = blank data outputs to 0 during PBLK.
1 = blank data outputs to programmed clamp level during PBLK.
[6]
0
DCBYP
0 = enable input dc restore circuit during PBLK.
1 = disable input dc restore circuit during PBLK.
0x01
[0]
0
SCK
DOUTDISABLE
0 = data outputs are driven.
1 = data outputs are three-stated.
[1]
0
DOUTLATCH
0 = latch data outputs using DOUTPHASE register setting.
1 = output latch is transparent.
[2]
0
GRAYEN
1 = enable gray coding of digital data output.
[3]
0
Test
Set to 0.
0x02
[0]
0
VD
Test
Do not access, or set to 0.
0x03
[23:0]
0xFFFFFF
VD
Test
Do not access, or set to 0xFFFFFF.
0x04
[2:0]
0
VD
CDSGAIN
CDS gain setting.
0 = 3 dB.
4 = 0 dB.
6 = +3 dB.
7 = +6 dB.
All other values are invalid.
0x05
[9:0]
0x0F
VD
VGAGAIN
VGA gain. 6 dB to 42 dB (0.035 dB per step).
0x06
[9:0]
0x1EC
VD
CLAMPLEVEL
Optical black clamp level. 0 LSB to 255 LSB (0.25 LSB per step).
0x07
[27:0]
0
VD
Test
Do not access, or set to 0.
0x08
[27:0]
0
VD
Test
Do not access, or set to 0.
0x09
[27:0]
0
VD
Test
Do not access, or set to 0.
0x0A
[27:0]
0
VD
Test
Do not access, or set to 0.
0x0B
[27:0]
0
SCK
UNUSED
Do not access, or set to 0.
0x0C
[27:0]
0
SCK
Test
Do not access, or set to 0.
0x0D
[0]
0
VD
CLIDIVIDE
0 = do not divide CLI frequency.
1 = divide CLI frequency by 2.
[7:1]
0
Test
Do not access, or set to 0.
0x0E
[7:0]
0
SCK
Test
Set to 0.
[8]
0
VDHD_IE
VD/HD input enable. Set to 1 to enable VD/HD inputs for slave mode.
0x0F
[27:0]
0
VD
Test
Set to 0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD73322LARUZ | IC PROCESSOR FRONTEND DL 28TSSOP |
| V300C2M50BL | CONVERTER MOD DC/DC 2V 50W |
| MAX9025EBT+T | IC COMPARATOR BTR 6-UCSP |
| AD73311LARUZ | IC PROCESSOR FRONT END LP 20SSOP |
| VE-J3F-MY-F1 | CONVERTER MOD DC/DC 72V 50W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9920ABBCZRL | 功能描述:IC PROCESSOR CCD 12BIT 105CSPBGA RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模擬前端 (AFE) 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:2,500 系列:- 位數(shù):- 通道數(shù):2 功率（瓦特）:- 電壓 - 電源，模擬:3 V ~ 3.6 V 電壓 - 電源，數(shù)字:3 V ~ 3.6 V 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:32-QFN（5x5） 包裝:帶卷 (TR) |
| AD9920BBCZ | 制造商:Analog Devices 功能描述: |
| AD9920BBCZRL | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| AD9921BBCZ | 制造商:Analog Devices 功能描述: |
| AD9921BBCZRL | 制造商:Analog Devices 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。