參數(shù)資料
型號(hào)： AD9548/PCBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 82/112頁(yè)
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描述： BOARD EVAL FOR AD9548
產(chǎn)品變化通告： AD9548 Mask Change 20/Oct/2010
設(shè)計(jì)資源： AD9548 Schematic
AD9548 BOM
AD9548 Eval Brd Layers
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9548
主要屬性： 62.5 ~ 450 MHz 輸出頻率
次要屬性： SPI 和 I2C 兼容控制端口
已供物品： 板
Data Sheet
AD9548
Rev. E | Page 71 of 112
SYSTEM CLOCK (REGISTER 0x0100 TO REGISTER 0x0108)
Table 43. Charge Pump and Lock Detect Control
Address
Bits
Bit Name
Description
0x0100
[7]
External loop filter
enable
Enables use of an external SYSCLK PLL loop filter
0 (default) = internal loop filter
1 = external loop filter
[6]
Charge pump mode
Charge pump current control
0 (default) = automatic
1 = manual
[5:3]
Charge pump current
Selects charge pump current when Bit 6 = 1
000 = 125 μA
001 = 250 μA
010 = 375 μA
011 (default) = 500 μA
100 = 625 μA
101 = 750 μA
110 = 875 μA
111 = 1000 μA
[2]
Lock detect timer
disable
Enable the SYSCLK PLL lock detect timer
0 (default) = enable
1 = disable
[1:0]
Lock detect timer
Select lock detect timer depth
00 (default) = 128
01 = 256
10 = 512
11 = 1024
Table 44. N Divider
Address
Bits
Bit Name
Description
0x0101
[7:0]
N-divider
System clock PLL feedback divider value: 6 ≤ N ≤ 255 (default = 0x28 = 40)
Table 45. SYSCLK Input Options
Address
Bits
Bit Name
Description
0x0102
[7]
Unused
[6]
M-divider reset
Reset the M-divider
0 = normal operation
1 (default) = reset
When not using the M-divider, program this bit to Logic 1.
[5:4]
M-divider
System clock input divider
00 (default) = 1
01 = 2
10 = 4
11 = 8
[3]
2× frequency
multiplier enable
Enable the 2× frequency multiplier
0 (default) = disable
1 = enable
[2]
PLL enable
Enable the SYSCLK PLL
0 = disable
1 (default) = enable
[1:0]
System clock source
Input mode select for SYSCLKx pins
00 = crystal resonator
01 (default) = low frequency clock source
10 = high frequency (direct) clock source
11 = input receiver power-down
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PDF描述
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