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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 55/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 2 CPU INSTRUCTION SET SUMMARY
24
2.1.1 Support of the MIPS ISA
The V
R
4101 does not support a multiprocessor operating environment. Thus the synchronization
support instructions defined in the MIPS II and MIPS III ISA - the load linked and store conditional
instructions - cause reserved instruction exception. The LL bit is eliminated.
Note that the SYNC instruction is handled as a NOP instruction since all load/store instructions in this
processor are executed in program order.
2.2 INSTRUCTION CLASSES
2.2.1 Load and Store Instructions
Load and store are immediate (I-type) instructions that move data between memory and the general-
purpose registers. The only addressing mode that load and store instructions directly support is base
register plus 16-bit signed immediate offset.
(1) Scheduling a load delay slot
A load instruction that does not allow its result to be used by the instruction immediately following is
called a delayed load instruction. The instruction slot immediately following this delayed load instruction
is referred to as the load delay slot.
In the V
R
4101, a load instruction can be followed directly by an instruction that accesses a register that
is loaded by the load instruction. In this case, however, an interlock occurs for a necessary number of
cycles. Any instruction can follow a load instruction, but the load delay slot should be scheduled
appropriately for both performance and compatibility with other V
R
-Series microprocessors.
(2) Store delay slot
When a store instruction is writing data to a cache, the data cache is kept busy at the DC and WB
stages. If an instruction (such as load) that follows directly the store instruction accesses the data
cache in the DC stage, a hardware-driven interlock occurs. To overcome this problem, the store delay
slot should be scheduled.
Table 2-1. Number of Delay Slot Cycles Necessary for Load and Store Instructions
Instruction
Necessary number of
PCycles
Load
1
Store
1
(3) Defining access types
Access type indicates the size of a V
R
4101 processor data item to be loaded or stored, set by the load
or store instruction opcode. Access types are defined in the Chapter 24.
Regardless of access type or byte ordering (endianness), the address given specifies the low-order byte
in the addressed field. For a little-endian configuration, the low-order byte is the least-significant byte.
The access type, together with the three low-order bits of the address, define the bytes accessed within
the addressed doubleword (shown in Table 2-2). Only the combinations shown in Table 2-2 are
permissible; other combinations cause address error exceptions.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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