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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 111/359頁 |
| 文件大小： | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 4 MEMORY MANAGEMENT SYSTEM
80
(9) Load Linked Address (LLAddr) register (17)
The read/write Load Linked Address (LLAddr) register is not used with the V
R
4101 processor except for
diagnostic purpose, and serves no function during normal operation.
LLAddr register is implemented just for a compatibility between the V
R
4101 and V
R
4000/V
R
4400.
Figure 4-19. LLAddr Register
0
31
PAddr
32
PAddr:
32-bit physical address
(10) Cache Tag registers (TagLo (28) and TagHi (29))
The TagLo and TagHi registers are 32-bit read/write registers that hold the primary cache tag and parity
during cache initialization, cache diagnostics, or cache error processing. The Tag registers are written
by the CACHE and MTC0 instructions.
The P fields of these registers are ignored on Index Store Tag operations by the CACHE instruction.
Parity is computed by the store operation. Figures 4-20 and 4-21 show the format of these registers.
Figure 4-20. TagLo Register
(a) When used with data cache
22
0
31
10
9
8
7
1
2
6
PTagLo
(b) When used with instruction cache
V
D W
0
W’ P
1
1
1
1
1
5
22
0
31
10
9
8
1
PTagLo
V
0
P
1
1
8
PTagLo:
V:
D:
Specifies physical address bits 31 to 10.
Valid bit
Dirty bit. However, this bit is defined only for the compatibility with the V
R
4000 Series
processors, and does not indicate the status of cache memory in spite of its readability and
writability. This bit cannot change the status of cache memory.
Write-back bit (set if cache line has been updated)
Odd parity for the write-back bit
Odd parity bit for primary cache tag
Reserved for future use. Write 0 in a write operation. When this field is read, 0 is read.
W:
W':
P:
0:
相關(guān)PDF資料 |
PDF描述 |
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