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參數(shù)資料
| 型號： | XRT83SL30IVTR-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 61/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU T1/E1/J1 SGL 64TQFP |
| 標準包裝： | 1,000 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動器/接收器數(shù)： | 1/1 |
| 規(guī)程： | T1，E1，J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
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XRT83SL30
61
SINGLE-CHANNEL T1/E1/J1 SH TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
REV. 1.0.1
TABLE 35: MICROPROCESSOR REGISTER #17 BIT DESCRIPTION
REGISTER ADDRESS
10001
NAME
FUNCTION
REGISTER
TYPE
RESET
VALUE
BIT #
D7
Reserved
R/W
0
D6
CLKSEL2
Clock Select Inputs for Master Clock Synthesizer bit 2
: In
Host mode, CLKSEL[2:0] are input signals to a programmable
frequency synthesizer that can be used to generate a master
clock from an external accurate clock source according to the fol-
lowing table:
In Hardware mode the state of these bits are ignored and the
master frequency PLL is controlled by the corresponding Hard-
ware pins.
R/W
0
D5
CLKSEL1
Clock Select inputs for Master Clock Synthesizer bit 1:
See
description of bit D6 for function of this bit.
R/W
0
D4
CLKSEL0
Clock Select inputs for Master Clock Synthesizer bit 0:
See
description of bit D6 for function of this bit.
R/W
0
2048
1544
MCLKE1
kHz
8
16
56
8
56
64
128
256
128
2048
1544
M CLKT1
kHz
1544
X
1544
X
2048
1544
2048
CLKOUT
kHz
1544
2048
1544
2048
1544
2048
1544
2048
1544
2048
1544
2048
1544
0
1
CLKSEL0
0
1
0
1
0
1
0
CLKSEL1
1
0
1
0
1
0
CLKSEL2
0
1
0
1
0
1
0
1544
2048
X
2048
1544
0
1
0
1
MCLKRATE
1
0
1
0
1
0
1
0
1
0
1
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