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參數(shù)資料
| 型號： | XRT82L24AIV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 8/39頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU E1 QAUD 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動器/接收器數(shù)： | 4/4 |
| 規(guī)程： | E1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | XRT82L24AIV-F-ND |
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XRT82L24A
á
QUAD E1 LINE TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
REV. 1.1.2
14
RESET OPERATION
The XRT 82L24A provides both Hardware and Soft-
ware resets. In Hardware reset, with pin 6 forced to
"0" for more than 10s, the entire state of the device
including the microprocessor R/W registers are reset.
In Software reset, only the state of the interface is re-
set (the microprocessor registers are not affected).
RECEIVER MODES OF OPERATION
Through the microprocessor interface or in Hardware
Mode, XRT 82L24A offers several alternative receive
modes of operation making it flexible for different ap-
plications as dictated by the system requirements.
RECEIVE DATA INVERT MODE
Receive output data by default is active high at Rx-
POS/RDATA and RxNEG/LCV pins. These signals
can be changed to active Low by setting the DATAP
bit in the interface register(Register 1, Bit 3 = “1”). In
single rail mode DATAP = “1”, (Register 0, Bit 7 = “1”),
LCV output also becomes active Low. Data invert
Mode is only available in Host Mode.
FIGURE 8. ANALOG LOCAL LOOP-BACK SIGNAL FLOW JITTER ATTENUATOR SELECTED & IN RECEIVE PATH
Rx
Clock &
Data
Recovery
Decoder
TxPOS
TxNEG
TxClk
RxClk
RxPOS
RxNEG
Tx
Encoder
Timing
Control
TTIP
TRing
RTIP
RRing
JA
FIGURE 9. ANALOG LOCAL LOOP-BACK SIGNAL FLOW JITTER ATTENUATOR SELECTED & IN TRANSMIT PATH
Rx
Clock &
Data
Recovery
Decoder
TxPOS
TxNEG
TxClk
RxClk
RxPOS
RxNEG
Tx
Encoder
Timing
Control
JA
TTIP
TRing
RTIP
RRing
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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