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參數(shù)資料
| 型號： | UPD70F3306GC-8BT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 559/755頁 |
| 文件大?。?/td> | 4717K |
| 代理商： | UPD70F3306GC-8BT |
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604
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
TXRDY behavior in slave mode can be seen in Figure 27-36, Figure 27-39, Figure 27-41 and Figure 27-42.
SVREAD: Slave Read (automatically set / reset)
This bit is only used in slave mode. When SVACC is low (no slave access has been detected) SVREAD is irrelevant.
0: Indicates that a write access is performed by a master.
1: Indicates that a read access is performed by a master.
SVACC: Slave Access (automatically set / reset)
This bit is only used in slave mode.
0: TWI is not addressed. SVACC is automatically cleared after a NACK or a STOP condition is detected.
1: Indicates that the address decoding sequence has matched (A master has sent SADR). SVACC remains high until a NACK or
a STOP condition is detected.
GACC: General Call Access (clear on read)
This bit is only used in slave mode.
0: No general call has been detected.
1: A general call has been detected. After the detection of general call, if need be, the user may acknowledge this access and
decode the following bytes and respond according to the value of the bytes.
GACC behavior can be seen in Figure 27-38.
OVRE: Overrun Error (clear on read)
This bit is only used if clock stretching is disabled.
0: TWIHS_RHR has not been loaded while RXRDY was set.
1: TWIHS_RHR has been loaded while RXRDY was set. Reset by read in TWIHS_SR when TXCOMP is set.
UNRE: Underrun Error (clear on read)
This bit is only used if clock stretching is disabled.
0: TWIHS_THR has been filled on time.
1: TWIHS_THR has not been filled on time.
NACK: Not Acknowledged (clear on read)
NACK used in master mode:
0: Each data byte has been correctly received by the far-end side TWI slave component.
1: A data or address byte has not been acknowledged by the slave component. Set at the same time as TXCOMP.
NACK used in slave read mode:
0: Each data byte has been correctly received by the master.
1: In read mode, a data byte has not been acknowledged by the master. When NACK is set the user must not fill TWIHS_THR
even if TXRDY is set, because it means that the master will stop the data transfer or re initiate it.
Note that in slave write mode all data are acknowledged by the TWI.
相關PDF資料 |
PDF描述 |
|---|---|
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| UPD71087G | 71087 SERIES, 8-BIT TRANSCEIVER, INVERTED OUTPUT, PDSO20 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD70F3306GK-9EU-A | 制造商:Renesas Electronics 功能描述:V850ES 20MHz 制造商:Renesas Electronics 功能描述:V850ES 20MHz Cut Tape |
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