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參數(shù)資料
| 型號： | UPD70F3306GC-8BT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 370/755頁 |
| 文件大?。?/td> | 4717K |
| 代理商： | UPD70F3306GC-8BT |
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434
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
PCKx can be independently selected between the slow clock (SLCK), the main clock (MAINCK), the PLLA clock
(PLLACK),and the master clock (MCK) by writing the CSS field in PMC_PCKx. Each output signal can also be divided by
a power of 2 between 1 and 64 by writing the PRES (Prescaler) field in PMC_PCKx.
Each output signal can be enabled and disabled by writing 1 in the corresponding bit, PCKx of PMC_SCER and
PMC_SCDR, respectively. Status of the active programmable output clocks are given in the PCKx bits of PMC_SCSR.
Moreover, like the PCK, a status bit in PMC_SR indicates that the programmable clock is actually what has been
programmed in the programmable clock registers.
As the Programmable Clock Controller does not manage with glitch prevention when switching clocks, it is strongly
recommended to disable the programmable clock before any configuration change and to re-enable it after the change is
actually performed.
23.10 Fast Startup
The device allows the processor to restart in less than 10 microseconds while the device exits Wait Mode only if the C-
code function managing the wait mode entry and exit is linked to and executed from on-chip SRAM.
The fast startup time cannot be achieved when the first instruction after an exit is located in the embedded Flash. If fast
startup is not required or if the first instruction after a wait mode exit is located in embedded Flash, see Section 23.11
Prior to instructing the device to enter wait mode, the internal sources of wake-up must be cleared. It must be verified that
none of the enabled external wake-up inputs (WKUP) hold an active polarity.
The system enters wait mode either by setting the WAITMODE bit in CKGR_MOR, or by executing the WaitForEvent
(WFE) instruction of the processor while the LPM bit is at 1 in PMC_FSMR. Immediately after setting the WAITMODE bit
or using the WFE instruction, wait for the MCKRDY bit to be set in PMC_SR.
A fast startup is enabled upon the detection of a programmed level on one of the 16 wake-up inputs (WKUP) or upon an
active alarm from the RTC and RTT. The polarity of the 16 wake-up inputs is programmable by writing the PMC Fast
Startup Polarity Register (PMC_FSPR).
The fast startup circuitry, as shown in Figure 23-3, is fully asynchronous and provides a fast startup signal to the Power
Management Controller. As soon as the fast startup signal is asserted, the embedded 8/16/24 MHz fast RC oscillator
restarts automatically.
When entering wait mode, the embedded Flash can be placed in one of the low-power modes (deep-power-down or
standby) depending on the configuration of the FLPM field in the PMC_FSMR. The FLPM field can be programmed at
anytime and its value will be applied to the next wait mode period.
The power consumption reduction is optimal when configuring 1 (deep-power-down mode) in field FLPM. If 0 is
programmed (standby mode), the power consumption is slightly higher than in deep-power-down mode.
When programming 2 in field FLPM, the wait mode Flash power consumption is equivalent to that of the active mode
when there is no read access on the Flash.
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