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參數(shù)資料
| 型號(hào)： | UPD70F3306GC-8BT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 369/755頁 |
| 文件大?。?/td> | 4717K |
| 代理商： | UPD70F3306GC-8BT |
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433
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
Figure 23-2.
Master Clock Controller
23.5
Processor Clock Controller
The PMC features a Processor Clock Controller (HCLK) that implements the processor sleep mode. The processor clock
can be disabled by executing the WFI (WaitForInterrupt) or the WFE (WaitForEvent) processor instruction while the LPM
bit is at 0 in the PMC Fast Startup Mode Register (PMC_FSMR).
The processor clock HCLK is enabled after a reset and is automatically re-enabled by any enabled interrupt. The
processor sleep mode is achieved by disabling the processor clock, which is automatically re-enabled by any enabled
fast or normal interrupt, or by the reset of the product.
When processor sleep mode is entered, the current instruction is finished before the clock is stopped, but this does not
prevent data transfers from other masters of the system bus.
23.6
SysTick Clock
The SysTick calibration value is fixed to 6000 which allows the generation of a time base of 1 ms with SysTick clock to
the maximum frequency on MCK divided by 8.
23.7
Peripheral Clock Controller
The Power Management Controller controls the clocks of each embedded peripheral by means of the Peripheral Clock
Controller. The user can individually enable and disable the clock on the peripherals.
The user can also enable and disable these clocks by writing Peripheral Clock Enable 0 (PMC_PCER0), Peripheral
Clock Disable 0 (PMC_PCDR0). The status of the peripheral clock activity can be read in the Peripheral Clock Status
Register (PMC_PCSR0) .
When a peripheral clock is disabled, the clock is immediately stopped. The peripheral clocks are automatically disabled
after a reset.
To stop a peripheral, it is recommended that the system software wait until the peripheral has executed its last
programmed operation before disabling the clock. This is to avoid data corruption or erroneous behavior of the system.
The bit number within the Peripheral Clock Control registers (PMC_PCER0, PMC_PCDR0, and PMC_PCSR0) is the
Peripheral Identifier defined at the product level. The bit number corresponds to the interrupt source number assigned to
the peripheral.
23.8
Free-Running Processor Clock
The free-running processor clock (FCLK) used for sampling interrupts and clocking debug blocks ensures that interrupts
can be sampled, and sleep events can be traced, while the processor is sleeping. It is connected to master clock (MCK).
23.9
Programmable Clock Output Controller
The PMC controls 3 signals to be output on external pins, PCKx. Each signal can be independently programmed via the
Programmable Clock Registers (PMC_PCKx).
SLCK
Master Clock
Prescaler
MCK
PRES
CSS
MAINCK
PLLACK
To the Processor
Clock Controller (HCLK)
PMC_MCKR
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