
iv
2.7.1
I2C Host Port Select
2.7.1.1
2.7.1.2
2.7.1.3
2.7.1.4
2.7.1.5
2.7.1.6
Parallel Host Interface (PHI)
2.7.2.1
PHI Register Mapping
2.7.2.2
PHI Read/Write Operation
2.7.2.3
Latency
2.7.2.4
VBI FIFO
2.7.2.5
Interrupt Status Register A
2.7.2.6
Microprocessor Start by PHI
VBI Data Processor
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.8.1
VBI FIFO and Ancillary Data in Video Stream
Raw Video Data Output
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Reset and Initialization
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Internal Control Registers
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Register Definitions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.1
Video Input Source Selection #1 Register
2.12.2
Analog Channel Controls Register
2.12.3
Operation Mode Controls Register
2.12.4
Miscellaneous Control Register
2.12.5
Color Killer Threshold Control Register
2.12.6
Luminance Processing Control #1 Register
2.12.7
Luminance Processing Control #2 Register
2.12.8
Brightness Control Register
2.12.9
Color Saturation Control Register
2.12.10
Hue Control Register
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.11
Contrast Control Register
2.12.12
Outputs and Data Rates Select Register
2.12.13
Luminance Control #3 Register
2.12.14
AVID Start Pixel MSB
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.15
AVID Start Pixel LSB
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.16
AVID Stop Pixel MSB
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.17
AVID Stop Pixel LSB
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12.18
GLCO and RTC Register
2.12.19
Horizontal Sync (HSYN) Start Register
2.12.20
Vertical Blanking Start Register
2.12.21
Vertical Blanking Stop Register
2.12.22
Chrominance Control #1 Register
2.12.23
Chrominance Control #2 Register
2.12.24
Interrupt Reset Register B
2
–
19
2
–
20
2
–
20
2
–
21
2
–
21
2
–
21
2
–
22
2
–
22
2
–
23
2
–
23
2
–
24
2
–
24
2
–
24
2
–
24
2
–
24
2
–
26
2
–
27
2
–
27
2
–
27
2
–
30
2
–
30
2
–
31
2
–
32
2
–
33
2
–
34
2
–
34
2
–
35
2
–
35
2
–
35
2
–
35
2
–
36
2
–
36
2
–
37
2
–
37
2
–
37
2
–
37
2
–
38
2
–
38
2
–
38
2
–
39
2
–
39
2
–
40
2
–
41
2
–
41
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
I
2
C Write Operation
. . . . . . . . . . . . . . . . . . . . . .
I
2
C Read Operation
. . . . . . . . . . . . . . . . . . . . . .
Read Phase 1
. . . . . . . . . . . . . . . . . . . . . . . . . . .
Read Phase 2
. . . . . . . . . . . . . . . . . . . . . . . . . . .
Microprocessor Start by I
2
C
I
2
C Timing Requirements
. . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . .
2.7.2
. . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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. . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . .
2.8
. . . . . . . . . . .
2.9
2.10
2.11
2.12
. . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . .
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