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參數(shù)資料
| 型號： | TMX320DM6443ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 88/221頁 |
| 文件大小： | 1582K |
| 代理商： | TMX320DM6443ZWT |
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www.ti.com
6.2 Recommended Clock and Control Signal Transition Behavior
6.3 Power Supplies
6.3.1
Power-Supply Sequencing
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
6.1.1.2
Timing Parameters and Board Routing Analysis
The timing parameter values specified in this data manual do
not
include delays by board routings. As a
good board design practice, such delays must
always
be taken into account. Timing values may be
adjusted by increasing/decreasing such delays. TI recommends utilizing the available I/O buffer
information specification (IBIS) models to analyze the timing characteristics correctly. To properly use IBIS
models to attain accurate timing analysis for a given system, see the
Using IBIS Models for Timing
Analysis
application report (literature number SPRA839). If needed, external logic hardware such as
buffers may be used to compensate any timing differences.
For the DDR2 memory controller interface, it is
not
necessary to use the IBIS models to analyze timing
characteristics. TI provides a PCB routing rules solution that describes the routing rules to ensure the
DDR2 memory controller interface timings are met. See the
Implementing DDR2 PCB Layout on the
TMS320DM644x DMSoC
Application Report (literature number
SPRAAC5
).
All clocks and control signals should transition between V
IH
and V
IL
(or between V
IL
and V
IH
) in a
monotonic manner.
For more information regarding TI's power management products and suggested devices to power TI
DSPs, visit
www.ti.com/dsppower
.
The DM6443 includes two core supplies — CV
DD
and CV
DDDSP
, as well as three I/O supplies — DV
DD18
,
DV
DDR2
, and DV
DD33
. To ensure proper device operation, a specific power-up sequence
must
be followed.
The core supply power-up sequence is dependent on the DSP boot mode selected at reset. If the DSP
boot mode is configured as Self-Boot mode, then both core supplies
must
be powered up at the same
time.
If the DSP boot mode is configured as Host-Boot, where the ARM boots the DSP, the two core supplies
may be ramped simultaneously or powered up separately. When powered up separately, the CV
DDDSP
supply
must not
be ramped prior to the CV
DD
supply. The CV
DDDSP
supply
must
be powered up before the
shorting switch is closed (enabled). Prior to powering up the CV
DDDSP
supply, it should be left floating and
not driven to ground.
Table 6-1
and
Figure 6-4
describe the power-on sequence timing requirements for
DSP Host-Boot mode.
To minimize the voltage difference between these two core supplies, a single regulator source
must
be
used to power the CV
DD
and CV
DDDSP
supplies.
For more information, see
Section 3.2.1
,
Power Considerations at Reset
.
88
Peripheral and Electrical Specifications
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