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參數(shù)資料
| 型號： | TMX320DM6443AZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 61/221頁 |
| 文件大?。?/td> | 1582K |
| 代理商： | TMX320DM6443AZWT |
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www.ti.com
3.3.1
Bootmode Registers
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
The BOOTCFG and DSPBOOTADDR registers are described in the following sections. At reset, the status
of various pins required for proper boot are stored within these registers.
3.3.1.1
BOOTCFG Register Description
The BOOTCFG register (located at address 0x01C4 000A) contains the status values of the BTSEL1,
BTSEL0, DSP_BT, EM_WIDTH, and AEAW[4:0] pins captured at the rising edge of RESET. The register
format is shown in
Figure 3-3
and bit field descriptions are shown in
Table 3-4
. The captured bits are
software readable after reset.
Figure 3-3. BOOTCFG Register
31
9
8
7
6
5
4
3
2
1
0
RESERVED
DSP_BT
BTSEL
EM_WIDTH
DAEAW
R-0000 0000 0000 0000 0000 000
LEGEND: R = Read; W = Write; L = pin state latched at reset rising; -
n
= value after reset
R-L
R-LL
R-L
R-LLLLL
Table 3-4. BOOTCFG Register Description
NAME
DESCRIPTION
BTSEL
ARM Boot mode selection pin states (BTSEL1, BTSEL0) captured at the rising edge of RESET.
‘00’ indicates ARM boots from ROM (NAND Flash).
‘01’ indicates that ARM boots from EMIFA (NOR Flash).
‘10’ indicates that ARM boots from ROM (HPI).
‘11’ indicates that ARM boots from ROM (UART0).
DSP Boot mode selection pin state captured at the rising edge of RESET.
DSP_BT
‘0’ sets ARM boot of C64x+.
‘1’ sets C64x+ self boot.
EMIFA data bus width selection pin state captured at the rising edge of RESET.
EM_WIDTH
‘0’ sets EMIFA to 8 bit data bus width
‘1’ sets EMIFA to 16 bit data bus width.
EMIFA address bus width selection pin states (AEAW[4:0]) captured at the rising edge of RESET. This configures
EMIFA address pins multiplexed with GPIO. See
Table 3-9
,
Table 3-10
, and
Table 3-11
DAEAW
3.3.1.2
DSPBOOTADDR Register Description
The DSPBOOTADDR register contains the upper 22 bits of the C64x+ DSP reset vector. The register
format is shown in
Figure 3-4
and bit field descriptions are shown in
Table 3-5
. DSPBOOTADDR is
readable and writable by software after reset.
Figure 3-4. DSPBOOTADDR Registers
31
10
9
0
BOOTADDR[21:0]
RESERVED
R- 0100 0010 0010 0000 0000 00
R-00 0000 0000
LEGEND: R/W = Read/Write; R = Read only; -
n
= value after reset
Table 3-5. DSPBOOTADDR Register Description
NAME
DESCRIPTION
BOOTADDR[21:0]
Upper 22 bits of the C64x+ DSP boot address.
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Device Configurations
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