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參數(shù)資料
| 型號(hào)： | TMX320DM6443AZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 190/221頁 |
| 文件大小： | 1582K |
| 代理商： | TMX320DM6443AZWT |
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www.ti.com
SPI_CLK
(Clock Polarity = 0)
SPI_CLK
(Clock Polarity = 1)
SPI_DI
(Input)
SPI_DO
(Output)
4
MSB IN
DATA
LSB IN
LSB OUT
MSB OUT
DATA
9
10
8
6
5
7
SPI_EN
11
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 6-74. Switching Characteristics Over Recommended Operating Conditions for SPI Master Mode
[Clock Phase = 0] (see
Figure 6-59
)
-594
MIN
NO.
PARAMETER
UNIT
MAX
Delay time, SPI_CLK (output) rising edge to SPI_DO
(output) transition
Delay time, SPI_CLK (output) falling edge to SPI_DO
(output) transition
Delay time, SPI_EN[1:0] (output) falling edge to first SPI_CLK (output) rising or
falling edge
(1)(2)
Delay time, SPI_CLK (output) rising or falling edge to SPI_EN[1:0] (output)
rising edge
(1)(2)(3)
8
t
d(CLKH-DOV)
Clock Polarity = 0
-4
5
ns
9
t
d(CLKL-DOV)
Clock Polarity = 1
-4
5
ns
10
t
d(ENL-CLKH/L)
2P - 2.3
ns
11
t
d(CLKH/L-ENH)
1P + 0.5C - 0.2
ns
(1)
(2)
(3)
P = Period of the SPI module clock in nanoseconds (SYSCLK5).
This delay can be increased under software control by the C2TDELAY register bit field in the SPIDELAY register.
C = Period of SPI_CLK signal in ns.
Figure 6-59. SPI Master Mode External Timing (Clock Phase = 0)
6.17.2.2
SPI Master Mode Timings (Clock Phase = 1)
Table 6-75. Timing Requirements for SPI Master Mode [Clock Phase = 1]
(1)
(see
Figure 6-60
)
-594
MIN
NO.
UNIT
MAX
Setup time, SPI_DI (input) valid before SPI_CLK
(output) rising edge
Setup time, SPI_DI (in put) valid before SPI_CLK
(output) falling edge
Hold time, SPI_DI (input) valid after SPI_CLK (output)
rising edge
Hold time, SPI_DI (input) valid after SPI_CLK (output)
falling edge
13
t
su(DIV-CLKL)
Clock Polarity = 0
0.5P + 9.4
ns
14
t
su(DIV-CLKH)
Clock Polarity = 1
0.5P + 9.4
ns
15
t
h(CLKL-DIV)
Clock Polarity = 0
0.5P - 4.5
ns
16
t
h(CLKH-DIV)
Clock Polarity = 1
0.5P - 4.5
ns
(1)
P = Period of the SPI module clock in nanoseconds (SYSCLK5).
Peripheral and Electrical Specifications
190
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