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參數(shù)資料
| 型號(hào)： | TMX320DM6437BZDUA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數(shù)字媒體處理器 |
| 文件頁數(shù)： | 80/309頁 |
| 文件大?。?/td> | 2216K |
| 代理商： | TMX320DM6437BZDUA |
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www.ti.com
P
3.3 Clock Considerations
3.3.1
Clock Configurations after Device Reset
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Global device and local peripheral clocks are controlled by the PLL Controllers (PLLC1 and PLLC2) and
the Power and Sleep Controller (PSC). In addition, the System Module VPSS_CLKCTL register configures
the clock source to the Video Processing Subsystem (VPSS).
After device reset, the user is responsible for programming the PLL Controllers (PLLC1 and PLLC2) and
the Power and Sleep Controller (PSC) to bring the device up to the desired clock frequency and the
desired peripheral clock state (clock gating
or
not).
For additional power savings, some of the DM6437 peripherals support clock gating within the peripheral
boundary. For more details on clock gating and power saving features supported by a specific peripheral,
see the peripheral-specific reference guides [listed/linked in the
TMS320DM643x DMP Peripherals
Overview
Reference Guide (literature number
SPRU983
)].
3.3.1.1
Device Clock Frequency
The DM6437 defaults to PLL bypass mode. To bring the device up to the desired clock frequency, the
user should program PLLC1 and PLLC2 after device reset.
DM6437 supports a FASTBOOT option, where upon exit from device reset the internal bootloader code
automatically programs the PLLC1 into PLL mode with a specific PLL multiplier and divider to speed up
device boot. While the FASTBOOT option is beneficial for faster boot, the PLL multiplier and divider
selected for boot
may not
be the exact frequency desired for the run-time application. It is the user's
responsibility to reconfigure PLLC1 after fastboot to bring the device into the desired clock frequency.
Section 3.4.1
,
Boot Modes
discusses the different fast boot modes in more detail.
The user
must
adhere to the various clock requirements when programming the PLLC1 and PLLC2:
Fixed frequency ratio requirements between CLKDIV1, CLKDIV3, and CLKDIV6 clock domains. For
more details on the frequency ratio requirements, see
Section 6.3.4
,
DM6437 Power and Clock
Domains
.
PLL multiplier and frequency ranges. For more details on PLL multiplier and frequency ranges, see
Section 6.7.1
,
PLL1 and PLL2
.
3.3.1.2
Module Clock State
The clock and reset state for each of the modules is controlled by the Power and Sleep Controller (PSC).
Table 3-3
shows the default state of each module after a device-level global reset. The DM6437 device
has four different module states—Enable, Disable, SyncReset,
or
SwRstDisable. For more information on
the definitions of the module states, the PSC, and PSC programming, see
Section 6.3.5
,
Power and Sleep
Controller (PSC)
and the
TMS320DM643x DMP DSP Subsystem
Reference Guide (literature number
SPRU978
).
Device Configurations
80
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PDF描述 |
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參數(shù)描述 |
|---|---|
| TMX320DM6437BZWTA | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Dig Media Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| TMX320DM6441CZWT | 制造商:Texas Instruments 功能描述: |
| TMX320DM6441DZWT | 制造商:Texas Instruments 功能描述:DAVINCI DIGITAL MEDIA SYSTEM-ON-CHIP - Tape and Reel |
| TMX320DM6443AZWT | 制造商:Rochester Electronics LLC 功能描述:DAVINCI DIGITAL MEDIA SYSTEM-ON-CHIP - Tape and Reel |
| TMX320DM6443BZWT | 制造商:Texas Instruments 功能描述: |
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