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參數(shù)資料
| 型號： | TMX320DM6437BZDUA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數(shù)字媒體處理器 |
| 文件頁數(shù)： | 199/309頁 |
| 文件大?。?/td> | 2216K |
| 代理商： | TMX320DM6437BZDUA |
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www.ti.com
P
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 6-15. PLLC1 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
20
400
400
MAX
30
600
520
600
500
400
UNIT
MHz
MHz
MHz
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
-600 devices
-500 devices
-400 devices
PLLOUT
SYSCLK1 (CLKDIV1 Domain)
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Table 6-16. PLLC2 Clock Frequency Ranges
CLOCK SIGNAL NAME
MIN
20
400
400
MAX
30
900
666
333
54
UNIT
MHz
MHz
MHz
MHz
MHz
MXI/CLKIN
(1)
At 1.2-V CV
DD
At 1.05-V CV
DD
PLLOUT
PLL2_SYSCLK1 (to DDR2 PHY)
PLL2_SYSCLK2 (to VPBE)
(1)
MXI/CLKIN input clock is used for both PLL Controllers (PLLC1 and PLLC2).
Both PLL1 and PLL2 have stabilization, lock, and reset timing requirements that
must
be followed.
The PLL stabilization time is the amount of time that
must
be allotted for the internal PLL regulators to
become stable after the PLL is powered up (after PLLCTL.PLLPWRDN bit goes through a 1-to-0
transition). The PLL should
not
be operated until this stabilization time has expired. This stabilization step
must
be applied after these resets—a Power-on Reset, a Warm Reset, or a Max Reset, as the
PLLCTL.PLLPWRDN bit resets to a "1". For the PLL stabliziation time value, see
Table 6-17
.
The PLL reset time is the amount of wait time needed for the PLL to properly reset (writing PLLRST = 0)
before bringing the PLL out of reset (writing PLLRST = 1). For the PLL reset time value, see
Table 6-17
.
The PLL lock time is the amount of time needed from when the PLL is taken out of reset (PLLRST = 1
with PLLEN = 0) to when to when the PLL controller can be switched to PLL mode (PLLEN = 1). For the
PLL lock time value, see
Table 6-17
.
Table 6-17. PLL1 and PLL2 Stabilization, Lock, and Reset Times
PLL STABILIZATION/LOCK/RESET
TIME
PLL Stabilization Time
PLL Lock Time
PLL Reset Time
MIN
TYP
MAX
UNIT
150
μ
s
ns
ns
2000C
(1)
128C
(1)
(1)
C = CLKIN cycle time in ns. For example, when MXI/CLKIN frequency is 27 MHz, use C = 37.037 ns.
For details on the PLL initialization software sequence, see the
TMS320DM643x DMP DSP Subsystem
Reference Guide (literature number
SPRU978
).
For more information on the clock domains and their clock ratio restrictions, see
Section 6.3.4
,
DM6437
Power and Clock Domains
.
Submit Documentation Feedback
Peripheral Information and Electrical Specifications
199
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX320DM6437BZWTA | Digital Media Processor |
| TMS320DM6443_07 | Digital Media System-on-Chip |
| TMX320DM6443AZWT | Digital Media System-on-Chip |
| TMX320DM6443ZWT | Digital Media System-on-Chip |
| TMS320DM647_08 | Digital Media Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TMX320DM6437BZWTA | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Dig Media Processor RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| TMX320DM6441CZWT | 制造商:Texas Instruments 功能描述: |
| TMX320DM6441DZWT | 制造商:Texas Instruments 功能描述:DAVINCI DIGITAL MEDIA SYSTEM-ON-CHIP - Tape and Reel |
| TMX320DM6443AZWT | 制造商:Rochester Electronics LLC 功能描述:DAVINCI DIGITAL MEDIA SYSTEM-ON-CHIP - Tape and Reel |
| TMX320DM6443BZWT | 制造商:Texas Instruments 功能描述: |
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