參數(shù)資料
型號： TMSC6701
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： FLOATING POINT DIGITAL SIGNAL PROCESSOR
中文描述： 浮點數(shù)字信號處理器
文件頁數(shù)： 38/64頁
文件大?。?/td> 862K
代理商： TMSC6701
SPRS067E – MAY 1998 – REVISED MAY 2000
38
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
SYNCHRONOUS DRAM TIMING
timing requirements for synchronous DRAM cycles (see Figure 18)
NO.
’C6701-120
’C6701-150
’C6701-167
UNIT
MIN
MAX
7
tsu(EDV-SDCLKH)
th(SDCLKH-EDV)
Setup time, read EDx valid before SDCLK high
1.8
ns
8
Hold time, read EDx valid after SDCLK high
3
ns
switching characteristics for synchronous DRAM cycles
(see Figure 18–Figure 23)
NO.
PARAMETER
’C6701-120
’C6701-150
’C6701-167
UNIT
MIN
MAX
MIN
MAX
1
tosu(CEV-SDCLKH)
toh(SDCLKH-CEV)
tosu(BEV-SDCLKH)
toh(SDCLKH-BEIV)
tosu(EAV-SDCLKH)
toh(SDCLKH-EAIV)
Output setup time, CEx valid before SDCLK high
1.5P – 4
1.5P – 4
ns
2
Output hold time, CEx valid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
3
Output setup time, BEx valid before SDCLK high
1.5P – 4
1.5P – 4
ns
4
Output hold time, BEx invalid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
5
Output setup time, EAx valid before SDCLK high
1.5P – 4
1.5P – 4
ns
6
Output hold time, EAx invalid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
9
tosu(SDCAS-SDCLKH)
Output setup time, SDCAS valid before SDCLK
high
1.5P – 4
1.5P – 4
ns
10
toh(SDCLKH-SDCAS)
tosu(EDV-SDCLKH)
toh(SDCLKH-EDIV)
tosu(SDWE-SDCLKH)
toh(SDCLKH-SDWE)
tosu(SDA10V-SDCLKH)
toh(SDCLKH-SDA10IV)
Output hold time, SDCAS valid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
11
Output setup time, EDx valid before SDCLK high
1.5P – 4
1.5P – 4
ns
12
Output hold time, EDx invalid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
13
Output setup time, SDWE valid before SDCLK high
1.5P – 4
1.5P – 4
ns
14
Output hold time, SDWE valid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
15
Output setup time, SDA10 valid before SDCLK high
1.5P – 4
1.5P – 4
ns
16
Output hold time, SDA10 invalid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
17
tosu(SDRAS-SDCLKH)
Output setup time, SDRAS valid before SDCLK
high
1.5P – 4
1.5P – 4
ns
18
toh(SDCLKH-SDRAS)
When the PLL is used (CLKMODE x4), P = 1/CPU clock frequency in ns. For example, when running parts at 167 MHz, use P = 6 ns.
For CLKMODE x1:
1.5P = P + PH, where P = 1/CPU clock frequency, and PH = pulse duration of CLKIN high.
0.5P = PL, where PL = pulse duration of CLKIN low.
Output hold time, SDRAS valid after SDCLK high
0.5P – 1.9
0.5P – 1.5
ns
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