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參數(shù)資料
| 型號： | TMS20F2810PBKAEP |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 數(shù)字信號處理器 |
| 文件頁數(shù)： | 151/159頁 |
| 文件大?。?/td> | 2084K |
| 代理商： | TMS20F2810PBKAEP |
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Electrical Specifications
149
March 2004 Revised October 2004
SGUS051A
Table 652. McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 1)
NO.
MASTER
SLAVE
UNIT
MIN
MAX
MIN
MAX
M58
tsu(DRV-CKXL)
th(CKXL-DRV)
Setup time, DR valid before CLKX low
P 10
8P 10
ns
M59
Hold time, DR valid after CLKX low
P 10
8P 10
ns
M60
tsu(FXL-CKXL)
Setup time, FSX low before CLKX low
16P +
10
ns
M61
tc(CKX)
Cycle time, CLKX
2P
16P
ns
Table 653. McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 11b, CLKXP = 1)
NO.
PARAMETER
MASTER
SLAVE
UNIT
MIN
MAX
MIN
MAX
M53
th(CKXH-FXL)
td(FXL-CKXL)
Hold time, FSX low after CLKX high
P
ns
M54
Delay time, FSX low to CLKX low
2P
ns
M56
tdis(CKXH-DXHZ)
Disable time, DX high impedance following last data bit
from CLKX high
P+6
7P + 6
ns
M57
td(FXL-DXV)
Delay time, FSX low to DX valid
6
4P + 6
ns
2P = 1/CLKG
For all SPI slave modes, CLKX has to be minimum 8 CLKG cycles. Also CLKG should be LSPCLK/2 by setting CLKSM = CLKGDV = 1. With
maximum LSPCLK speed of 75 MHz, CLKX maximum frequency will be LSPCLK/16 , that is 4.5 MHz and P =13.3 ns.
C =
CLKX low pulse width = P
D =
CLKX high pulse width = P
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
CLKX
FSX
DX
DR
M54
M58
M56
M53
M55
M59
M57
LSB
MSB
M60
M61
Figure 646. McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1
相關PDF資料 |
PDF描述 |
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| TMP20F2810PBKAEP | Digital Signal Processors |
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參數(shù)描述 |
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