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參數(shù)資料
| 型號： | TMS20F2810PBKAEP |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Digital Signal Processors |
| 中文描述： | 數(shù)字信號處理器 |
| 文件頁數(shù)： | 135/159頁 |
| 文件大?。?/td> | 2084K |
| 代理商： | TMS20F2810PBKAEP |
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Electrical Specifications
134
March 2004 Revised October 2004
SGUS051A
Table 638. XHOLD/XHOLDA Timing Requirements (XCLKOUT =
1/2 XTIMCLK)
§
MIN
MAX
UNIT
td(HL-HiZ)
td(HL-HAL)
td(HH-HAH)
td(HH-BV)
When a low signal is detected on XHOLD, all pending XINTF accesses will be completed before the bus is placed in a high-impedance state.
The state of XHOLD is latched on the rising edge of XTIMCLK.
§After the XHOLD is detected low or high, all bus transitions and XHOLDA transitions will occur with respect to the rising edge of XCLKOUT. Thus,
for this mode where XCLKOUT = 1/2 XTIMCLK, the transitions can occur up to 1 XTIMCLK cycle earlier than the maximum value specified.
Delay time, XHOLD low to Hi-Z on all Address, Data, and Control
4tc(XTIM)+tc(XCO)
4tc(XTIM+2tc(XCO)
4tc(XTIM)
6tc(XTIM)
ns
Delay time, XHOLD low to XHOLDA low
ns
Delay time, XHOLD high to XHOLDA high
ns
Delay time, XHOLD high to Bus valid
ns
á
á
á
á
á
á
á
XCLKOUT
(1/2 XTIMCLK)
XHOLD
XR/W,
XZCS0AND1,
XZCS2,
XZCS6AND7
XD[15:0]
Valid
XHOLDA
td(HL-HiZ)
td(HH-HAH)
High-Impedance
XA[18:0]
Valid
Valid
High-Impedance
td(HH-BV)
td(HL-HAL)
High-Impedance
See Note A
See Note B
NOTES:
A All pending XINTF accesses are completed.
B Normal XINTF operation resumes.
Figure 636. XHOLD/XHOLDA Timing Requirements (XCLKOUT = 1/2 XTIMCLK)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMP20F2810PBKAEP | Digital Signal Processors |
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參數(shù)描述 |
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