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參數(shù)資料
| 型號： | SYM53C896 |
| 廠商： | LSI CORP |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI to Dual Channel Ultra2 SCSI Multifunction Controller(PCI與雙通道Ultra2 SCSI連接多功能控制器) |
| 中文描述： | SCSI BUS CONTROLLER, PBGA329 |
| 封裝： | 31 X 31 MM, 1.27 MM PITCH, PLASTIC, BGA-329 |
| 文件頁數(shù)： | 35/360頁 |
| 文件大?。?/td> | 3297K |
| 代理商： | SYM53C896 |
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PCI Functional Description
2-9
Multiple Cache Line Transfers –
The Memory Write and Invalidate
command can write multiple cache lines of data in a single bus
ownership. The chip issues a burst transfer as soon as it reaches a
cache line boundary. The size of the transfer is not automatically the
cache line size, but rather a multiple of the cache line size specified in
Revision 2.1 of the PCI specification. The logic selects the largest
multiple of the cache line size based on the amount of data to transfer,
with the maximum allowable burst size determined from the
DMA Mode
(DMODE)
burst size bits, and
Chip Test Five (CTEST5)
, bit 2. If multiple
cache line size transfers are not desired, set the DMODE burst size to
exactly the cache line size and the chip only issues single cache line
transfers.
After each data transfer, the chip re-evaluates the burst size based on
the amount of remaining data to transfer and again selects the highest
possible multiple of the cache line size, and no larger than the
DMA
Mode (DMODE)
burst size. The most likely scenario of this scheme is that
the chip selects the DMODE burst size after alignment, and issues bursts
of this size. The burst size is, in effect, throttled down toward the end of
a long Memory Move or Block Move transfer until only the cache line size
burst size is left. The chip finishes the transfer with this burst size.
Latency –
In accordance with the PCI specification, the latency timer is
ignored when issuing a Memory Write and Invalidate command such that
when a latency time-out occurs, the SYM53C896 continues to transfer
up to a cache line boundary. At that point, the chip relinquishes the bus,
and finishes the transfer at a later time using another bus ownership. If
the chip is transferring multiple cache lines it continues to transfer until
the next cache boundary is reached.
PCI Target Retry –
During a Memory Write and Invalidate transfer, if the
target device issues a retry (STOP with no TRDY/, indicating that no data
was transferred), the chip relinquishes the bus and immediately tries to
finish the transfer on another bus ownership. The chip issues another
Memory Write and Invalidate command on the next ownership, in
accordance with the PCI specification.
PCI Target Disconnect –
During a Memory Write and Invalidate
transfer, if the target device issues a disconnect the SYM53C896
relinquishes the bus and immediately tries to finish the transfer on
another bus ownership. The chip does not issue another Memory Write
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