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參數(shù)資料
| 型號： | ST20GP1 |
| 英文描述： | MAX 7000 CPLD 256 MC 208-PQFP |
| 中文描述： | GPS處理器 |
| 文件頁數(shù)： | 91/116頁 |
| 文件大?。?/td> | 1107K |
| 代理商： | ST20GP1 |
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ST20-GP1
91/116
15.4.2 Valid/Ack protocol
In this mode the 2 control pins
PlinknotReq
(Qack/Ivalid) and
PlinknotAck
(Qvalid/Iack) are active
high. The initial (inactive) state of the 2 control wires is low.
Valid Ack output
An output transaction proceeds as follows.
1
The DMA is programmed to perform an outand the DMA engine receives its first byte in the
buffer from the EMI.
2
The PLink drives the data to the
PlinkData0-7
pins and drives
PlinknotAck
(Qvalid) high.
3
The external device acknowledges receipt of the data by taking
PlinknotReq
(Qack) high.
The PLink can then take
PlinknotAck
(Qvalid) low.
4
The external device can take
PlinknotReq
(Qack) low ready for the next transaction.
Valid Ack input
An input transaction proceeds as follows.
1
The external device drives the data pins and
PlinknotReq
(Ivalid) is asserted high.
2
If the DMA engine has empty buffer space
PlinkData0-7
is latched and
PlinknotAck
(Iack)
is driven high by the PLink. The DMA writes to the appropriate address in memory.
3
The external device can then drive
PlinknotReq
(Ivalid) low.
4
PlinknotAck
(Iack) can be taken low. The external device can then initiate the next transac-
tion.
Figure 15.2 Valid/Ack protocol
ST20 Output
PlinknotAck
(Qvalid)
PlinknotReq
(Qack)
ST20 Input
PlinknotReq
(Ivalid)
PlinknotAck
(Iack)
PlinkData0-7
PlinkData0-7
valid data
old data
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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