參數(shù)資料
型號(hào)： SH7706
廠商： Renesas Technology Corp.
英文描述： Renesas 32-Bit RISC Microcomputer Super RISC engine Family/SH7700 Series
中文描述： 瑞薩32位RISC單片機(jī)超級(jí)系列RISC引擎Family/SH7700
文件頁數(shù)： 231/709頁
文件大?。?/td> 4500K
代理商： SH7706
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Rev. 4.00, 03/04, page 185 of 660
8.4.6
PCMCIA Control Register (PCR)
The PCMCIA control register (PCR) is a 16-bit read/write register that specifies the timing for the
assertion or negation of the OE and WE signals for the PCMCIA interface connected to areas 5
and 6. The width for assertion of the OE and WE signals is set by the wait control bit in the WCR2
register.
Bit
*
Bit Name
Initial Value
R/W
Description
15
A6W3
0
R/W
Area 6 Wait Control
The A6W3 bit specifies the number of inserted
wait states for area 6 combined with bits A6W2 to
A6W0 in WCR2. It also specifies the number of
transfer states in burst transfer. Set this bit to 0
when area 6 is not set to PCMCIA.
Refer to table 8.10 for details.
14
A5W3
0
R/W
Area 5 Wait Control
The A5W3 bit specifies the number of inserted
wait states for area 5 combined with bits A5W2 to
A5W0 in WCR2. It also specifies the number of
transfer states in burst transfer. Set this bit to 0
when area 5 is not set to PCMCIA.
The relationship between the setting value and the
number of waits is the same as A6W3.
13, 12
—
All 0
R
Reserved
These bits are always read as 0. The write value
should always be 0.
Area 5 Address
OE
/
WE
Assert Delay
The A5TED bits specify the address to
OE
/
WE
assert delay time for the PCMCIA interface
connected to area 5.
000: 0.5-cycle delay
001: 1.5-cycle delay
010: 2.5-cycle delay
011: 3.5-cycle delay
100: 4.5-cycle delay
101: 5.5-cycle delay
110: 6.5-cycle delay
111: 7.5-cycle delay
11
7
6
A5TED2
A5TED1
A5TED0
0
0
0
R/W
R/W
R/W
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PDF描述
SH7708 32-bit RISC (reduced instruction set computer) microcomputers
SH7708R 32-bit RISC (reduced instruction set computer) microcomputers
SH7708S 32-bit RISC (reduced instruction set computer) microcomputers
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SH7750R SuperH RISC engine
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參數(shù)描述
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