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參數(shù)資料
| 型號(hào)： | PSD813F2-15JT |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 128K X 8 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數(shù)： | 79/103頁 |
| 文件大?。?/td> | 1180K |
| 代理商： | PSD813F2-15JT |
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PSD8XXF2/3/4/5
Figure 38. Synchronous Clock Mode Timing – PLD
Table 48. CPLD Macrocell Synchronous Clock Mode Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. CLKIN (PD1) tCLCL = tCH + tCL.
Symbol
Parameter
Conditions
-70
-90
-15
Fast
PT
Aloc
Turbo
Off
Slew
rate1
Unit
Min
Max
Min
Max
Min
Max
fMAX
Maximum
Frequency
External
Feedback
1/(tS+tCO)
40.0
30.30
25.00
MHz
Maximum
Frequency
Internal
Feedback
(fCNT)
1/(tS+tCO–10)
66.6
43.48
31.25
MHz
Maximum
Frequency
Pipelined Data
1/(tCH+tCL)
83.3
50.00
35.71
MHz
tS
Input Setup
Time
12
15
20
+ 2
+ 10
ns
tH
Input Hold Time
0
ns
tCH
Clock High Time
Clock Input
6
10
15
ns
tCL
Clock Low Time
Clock Input
6
10
15
ns
tCO
Clock to Output
Delay
Clock Input
13
18
22
– 2
ns
tARD
CPLD Array
Delay
Any macrocell
11
16
22
+ 2
ns
tMIN
Minimum Clock
Period 2
tCH+tCL
12
20
30
ns
tCH
tCL
tCO
tH
tS
CLKIN
INPUT
REGISTERED
OUTPUT
AI02860
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