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參數(shù)資料
| 型號： | PM2329 |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 20/162頁 |
| 文件大?。?/td> | 1581K |
| 代理商： | PM2329 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁當(dāng)前第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁
Proprietary and Confidential to PMC-Sierra, Inc and for its Customers
’
Internal Use
Document ID: PMC-2010146, Issue 4
23
PM2329 ClassiPI Network Classification Processor Datasheet
2.2 Signals Listed by Function
Table 1
Timing and Common Control Signals
Signal Name
RESET*
Ball # Size
Y3
I/O
Description
1
I
Reset Input (Active Low)
This is the asynchronous reset input, it must be active
for a minimum of 100 SCLK cycles. When this signal is
asserted, PM2329 is forced into its reset state.
PM2329 ID Number
CID [2:0]
AB3
Y4
AB2
3
I
These signals are sensed at reset to determine the 3-bit
PM2329 ID number.
SD Width Select 64
SDWIDTH64
AA3
1
I
This signal is sampled at reset to determine the width of
the System Interface Data bus.
0: 32-bit (Data transfers on SD[63:32] only)
1: 64-bit
ZBT Mode Select
ZBTMODE
AB1
1
I
This signal is sampled at reset to indicate the System
Bus Interface type
0: SyncBurst Pipelined Synchronous SCD SRAM Mode
1: ZBT Pipelined Synchronous SRAM Mode
E-RAM Clock Output
ECLKOUT
N23
1
O
Regenerated SCLK is output on this pin. When the
device is operating in the single device configuration,
this signal should be used to drive the external SSRAM
clock input. When the device is operating in cascade
mode, it is recommended that an external PLL be used
to generate the clock input for the Extended SSRAM
array. The external PLL must guarantee a minimum
skew to meet the SSRAM timing requirement.
Internal Clock Input
ACLKIN
P4
1
I
During normal device operation, this input should be
tied low.
When PLLA is byspassed, this pin drives the internal
ACLK signal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM239P | Analog Comparator |
| PM30RHC060 | TRANSISTOR | IGBT POWER MODULE | 3-PH BRIDGE | 600V V(BR)CES | 30A I(C) |
| PM3321-QC | DATA CROSS CONNECT|LDCC|84PIN|PLASTIC |
| PM355AJ | Voltage-Feedback Operational Amplifier |
| PM355AZ | Voltage-Feedback Operational Amplifier |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM233-155.52M | 制造商:CONNOR-WINFIELD 制造商全稱:Connor-Winfield Corporation 功能描述:5.0x7.0mm Surface Mount LVPECL Clock Oscillator Series |
| PM2379-001 | 制造商:Delphi Corporation 功能描述:TAPE MARK WHT |
| PM238 | 制造商:PURDY 制造商全稱:PURDY 功能描述:AC Fans and Blowers |
| PM238-115-1751BT-4 | 制造商:INTERFAN 功能描述:Fan, AC, 115V, 172x150x51mm, Obround, 238CFM, 3100RPM, 55dBA, Terminal Block |
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