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參數(shù)資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 115/260頁 |
| 文件大小： | 1782K |
| 代理商： | PFR4200MPB40 |
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Memory Map and Registers
MFR4200 Data Sheet, Rev. 0
Freescale Semiconductor
115
RXIF — Receive Interrupt Flag
This bit is set when any of the enabled (IENAn = 1) receive message buffers or the receive FIFO has
successfully received a frame. Sources of this interrupt are set IFLG bits (see
Section 3.4.1, “Message
Buffer Control, Configuration and Status Register
”) of the corresponding message buffers. If RXIE is set
(see
Section 3.2.3.5.5, “Interrupt Enable Register 0 (IER0)
”), a receive interrupt remains pending while
the RXIF flag is set.
1 – At least one receive message buffer is full.
0 – All receive message buffers are empty.
TXIF — Transmit Interrupt Flag
This read-only bit is set when any of the enabled (IENAn = 1) transmit message buffers is empty
(IFLG = 1). Sources of this interrupt are set IFLG bits (see
Section 3.4.1, “Message Buffer Control,
Configuration and Status Register
”) of the corresponding message buffers. If TXIE is set (see
Section 3.2.3.5.5, “Interrupt Enable Register 0 (IER0)
”), an interrupt remains pending while this flag is set.
1 – At least one transmit message buffer is empty.
0 – All transmit message buffers are full.
CHIERRIF — CHI Error Interrupt Flag
This bit is set when a CHI error is detected. Sources of this interrupt are CHI errors in the CHIER register
(see
Section 3.2.3.6.3, “CHI Error Register (CHIER)
”). If CHIERRIF is set, an interrupt remains pending
while this flag is set.
1 – A CHI error was detected.
0 – No CHI error was detected.
RFNEIF — Receive FIFO Not Empty Interrupt Flag
This bit is set when the receive FIFO is not empty. If enabled, a FIFO not empty interrupt remains pending
while this flag is set. The flag will be cleared if the FIFO is empty and message buffer 0 is unlocked. The
CC sets this flag when the FIFO is not empty.
1 – Receive FIFO is not empty.
0 – Receive FIFO is empty.
RFOIF — Receive FIFO Overrun Interrupt Flag
This bit is set when a receive FIFO overrun occurs. If enabled, an interrupt remains pending while this flag
is set.
1 – A receive FIFO overrun has been detected.
0 – No receive FIFO overrun has occurred.
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