- 您現在的位置：買賣IC網 > PDF目錄11731 > ORT8850H-1BM680C (Lattice Semiconductor Corporation)IC FPSC TRANSCEIVER 8CH 680-BGA PDF資料下載
參數資料
| 型號： | ORT8850H-1BM680C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 55/105頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPSC TRANSCEIVER 8CH 680-BGA |
| 產品變化通告： | Product Discontinuation 01/Aug/2011 |
| 標準包裝： | 24 |
| 系列： | * |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁當前第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁
Lattice Semiconductor
ORCA ORT8850 Data Sheet
53
Figure 29 shows the timing for sending data from the FPGA logic to the Core. In the input case, the constraints on
the data are specied in terms of setup and hold times on the data at the interface relative to the clock at the inter-
face. For correct operation these constraints must be met. In the case shown, launch and capture occur on the
same (rising) clock edge. Data is captured before the next data is launched, so there will be no hold margin prob-
lem. Launched data also has nearly a full clock period to become stable at the capture latch, so setup margin
should not be a problem.
Figure 29. Full Cycle, Align and Bypass Mode Input Conguration and Timing (-1 Speed Grade)
Q
+
D
+
Δ t
Embedded
Core
FPGA
Logic
3.0 ns
Primary Clock
1.4 ns
RETIME_CLK
a.) Configuration
a.) Timing (ns)
FPGA_CLK
FPGA_SYSCLK
2.4 ns
.
FPGA_SYSCLK
0.0
4.7
9.4
14.1
FPGA_CLK
3.0
7.7
12.4
17.1
Capture
- 1.7
1.0
5.7
10.4
15.1
setup time - 1.3
RETIME_CLK
Launch
Hold
Data Valid
DINxx[7:0]
hold time = 2.3
Requirements on
Δ t
Note: xx = [AA, AB, ..., BD]
DINxx[7:0]
相關PDF資料 |
PDF描述 |
|---|---|
| ORT82G5-2F680I | IC FPSC TRANSCEIVER 8CH 680-BGA |
| ORT82G5-2F680C | IC FPSC TRANSCEIVER 8CH 680-BGA |
| D38999/26JC8PN | CONN PLUG 8POS STRAIGHT W/PINS |
| MS27467T25F61SC | CONN PLUG 61POS STRAIGHT W/SCKT |
| 31-320-RFX | BNC PLUG, CRIMP RG-58 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ORT8850H-1BM680I | 功能描述:FPGA - 現場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| ORT8850H-1BMN680C | 功能描述:FPGA - 現場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| ORT8850H-1BMN680I | 功能描述:FPGA - 現場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| ORT8850H-2BM680C | 功能描述:FPGA - 現場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| ORT8850H-2BMN680C | 功能描述:FPGA - 現場可編程門陣列 16192 LUT 297 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復。