參數(shù)資料
型號: MT28F320A18
廠商: Micron Technology, Inc.
英文描述: FLASH MEMORY
中文描述: 閃存
文件頁數(shù): 29/37頁
文件大?。?/td> 558K
代理商: MT28F320A18
2 MEG x 16
1.8V ENHANCED+ BOOT BLOCK FLASH MEMORY
PRELIMINARY
2 Meg x 16, 1.8V Enhanced+ Boot Block Flash Memory
MT28F320A18_3.fm - Rev. 3, Pub. 9/2002
2002, Micron Technology Inc.
29
Notes: 1.
See Figures 11 and 12 for timing requirements and output load configuration.
READ CYCLE TIMING REQUIREMENTS
1
PARAMETER
SYMBOL
-70
UNITS
ns
V
CC
= 1.65V–1.95V
MIN
MAX
70
Address to output delay
t
AA
t
ACE
t
AOE
t
RWH
t
OD
t
OH
t
RC
CE# LOW to output delay
70
ns
OE# LOW to output delay
20
ns
RP# HIGH to output delay
150
ns
CE# or OE# HIGH to output High-Z
15
ns
Output hold from address, CE#, or OE# change
0
ns
READ cycle time
70
ns
WRITE CYCLE TIMING REQUIREMENTS
PARAMETER
SYMBOL
-70
UNITS
ns
V
CC
= 1.65V–1.95V
MIN
150
MAX
RP# HIGH recovery to WE# going LOW
t
RS
t
CS
t
WP
t
DS
t
AS
t
CH
t
DH
t
AH
t
WPH
t
RP
t
RHS
t
VPS
t
WOS
t
RHH
t
VPPH
t
WB
CE# setup to WE# going LOW
0
ns
Write pulse width
70
ns
Data setup to WE# going HIGH
70
ns
Address setup to WE# going HIGH
70
ns
CE# hold from WE# HIGH
0
ns
Data hold from WE# HIGH
0
ns
Address hold from WE# HIGH
0
ns
Write pulse width HIGH
30
ns
RP# pulse width
100
ns
WP# setup to WE# going HIGH
200
ns
V
PP
setup to WE# going HIGH
200
ns
Write recovery before READ
50
ns
WP# hold from valid SRD
0
ns
V
PP
hold from valid SRD
0
ns
WE# HIGH to data valid
t
AA+50
ns
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PDF描述
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