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參數(shù)資料
| 型號： | MSC8103VT1200F |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 53/104頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16BIT 300MHZ 332-FCPBGA |
| 標準包裝： | 90 |
| 系列： | StarCore |
| 類型： | SC140 內(nèi)核 |
| 接口： | 通信處理器模塊（CPM） |
| 時鐘速率： | 300MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.60V |
| 工作溫度： | -40°C ~ 75°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 332-BFBGA，F(xiàn)CPBGA |
| 供應商設備封裝： | 332-FCBGA（17x17） |
| 包裝： | 托盤 |
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MSC8103 Network Digital Signal Processor, Rev. 12
2-12
Freescale Semiconductor
Physical and Electrical Specifications
Figure 2-7.
Host Reset Configuration Timing
PORESET
Internal
HRESET
Input
Output (I/O)
SRESET
Output (I/O)
HRESET/SRESET are
extended for 512/515 BUS
clocks, respectively, from PLL
and DLL lock
PLL locks after
800 SPLLMFCLKs and
DLL locks 3073 BUS clocks
after PLL is locked.
When DLL is disabled,
reset period is shortened by
DLL lock time.
RSTCONF, HPE
pins are sampled
HRM, BTM
Any time
Host programs
Word
MODCK_H bits
are ready for PLL.
MODCK[1–3] pins
are sampled.
PORESET
Reset Configuration
1
2
3
5
4
6
asserted for
min 16
CLKIN.
PLL locked
DLL locked
相關PDF資料 |
PDF描述 |
|---|---|
| MSC8112TVT2400V | DSP DUAL CORE 431-FCPBGA |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| MSC81111 | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:RF & MICROWAVE TRANSISTORS GENERAL PURPOSE AMPLIFIER APPLICATIONS |
| MSC81118 | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:RF & MICROWAVE TRANSISTORS GENERAL PURPOSE AMPLIFIER APPLICATIONS |
| MSC8112 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Dual Core Digital Signal Processor |
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