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參數(shù)資料
| 型號： | MSC8103VT1200F |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 48/104頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16BIT 300MHZ 332-FCPBGA |
| 標準包裝： | 90 |
| 系列： | StarCore |
| 類型： | SC140 內(nèi)核 |
| 接口： | 通信處理器模塊（CPM） |
| 時鐘速率： | 300MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.60V |
| 工作溫度： | -40°C ~ 75°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 332-BFBGA，F(xiàn)CPBGA |
| 供應(yīng)商設(shè)備封裝： | 332-FCBGA（17x17） |
| 包裝： | 托盤 |
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MSC8103 Network Digital Signal Processor, Rev. 12
2-8
Freescale Semiconductor
Physical and Electrical Specifications
2.6.3
Clocking and Timing Characteristics
Figure 2-5.
Start-Up Sequence with CLKIN Started After VDDH and Before VDD
Figure 2-6.
Start-Up Sequence with VDDH Raised Before VDD with CLKIN Started Before VDD = 0.5 V
Table 2-10.
System Clock Parameters
Characteristic
Minimum
Maximum
Unit
Phase Jitter between BCLK and DLLIN
—
0.5
ns
CLKIN frequency1,2
18
100
MHz
CLKIN slope
—
5
ns
DLLIN slope
—
2
ns
CLKOUT frequency jitter
—
(0.01/CLKOUT) + CLKIN jitter
ns
Delay between CLKOUT and DLLIN
—
5
ns
Notes:
1.
Low CLKIN frequency causes poor PLL performance. Choose a CLKIN frequency high enough to keep the frequency after the
predivider (SPLLMFCLK) higher than 18 MHz.
2.
CLKIN should have a 50%
± 5% duty cycle.
Vo
lt
a
g
e
Time
3.3 V
1.6 V
VDDH Nominal
PORESET/TRST asserted
VDD Nominal
CLKIN starts toggling
VDDH applied
PORESET/TRST Deasserted
1
VDD applied
1.06 V
VDDH = Nominal
VDD = Nominal
Vo
lt
a
g
e
Time
o.5 V
3.3 V
1.6 V
VDDH Nominal
PORESET/TRST asserted
VDD Nominal
CLKIN starts toggling
VDDH applied
PORESET/TRST deasserted
1
VDD applied
1.06 V
VDDH = Nominal
VDD = Nominal
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